內容提要：

　　Cadence的強大工具和豐富IP結合TSMC 12FFC工藝，助力SoC設計師打造中端移動應用及高端消費電子應用

　　Cadence數字與簽核及定制/模擬電路仿真工具套件獲得新版DRM認證，助力客戶啟動早期開發

　　Cadence提供庫特征化工具流程，并為開始采納12FFC工藝的客戶開發全新IP

　　可供客戶下載的全新PDK

　　2017年3月21日，上海——楷登電子（美國 Cadence 公司，NASDAQ: CDNS）今日正式公布其與臺灣積體電路制造股份有限公司（TSMC）全新12nm FinFET緊湊型（12FFC）工藝技術開發的合作內容。憑借Cadence 數字與Signoff解決方案、定制/模擬電路仿真解決方案及IP，系統級芯片（SoC）設計師可以利用12FFC工藝開發正在快速發展的中端移動和高端消費電子應用。上述應用對PPA性能（功耗、性能和面積）的要求更高，為此，Cadence正與12FFC工藝的早期客戶開展緊密合作。

　　Cadence數字與簽核及定制/模擬電路仿真工具已獲得TSMC為12FFC工藝設立的新版設計規則手冊（DRM）認證，支持TSMC的全新12FFC工藝技術；流程設計工具包（PDK）也已發布，供客戶下載。此外，Cadence專門開發設計庫特征化工具流程，并為已經采納12FFC工藝的客戶開發全新IP。如需了解Cadence全流程數字與簽核解決方案的詳細內容，請訪問www.cadence.com/go/tsmc12ffcds。如需了解Cadence定制/模擬電路仿真解決方案的詳細內容，請訪問www.cadence.com/go/tsmc12ffcca。如需了解Cadence IP解決方案的詳細內容，請訪問www.cadence.com/go/tsmc12ffcip。

　　12FFC數字簽核與定制/模擬電路仿真工具認證

　　已獲得12FFC工藝認證的Cadence數字與Signoff，以及定制/模擬電路仿真工具包括：

　　·Innovus 設計實現系統：符合TSMC 12FFC設計需求，包括布圖規劃、利用色彩／pin訪問／變更感知集成的時序收斂實現布局和布線，以及時鐘樹和功耗優化；提高生產力，縮短周轉時間。

　　·Quantus QRC提取解決方案：所有12FFC建模特征皆符合TSMC的精度要求，對標代工黃金標準（Foundry Golden），支持多重曝光，并內置3D提取功能。

　　·Tempus 時序簽核解決方案：支持延遲和信號完整性效應的集成高級工藝計算；支持靜態時序分析（STA）；包括低電壓應用在內，皆符合TSMC嚴苛的精度標準。

　　·Voltus IC電源完整性解決方案：單元級電源完整性工具。全面支持電遷移和電壓降（EM／IR）設計規則和要求的同時，高精度實現全芯片SoC電源簽核。

　　·Voltus-Fi定制化電源完整性解決方案：SPICE級的精確工具。全面支持電遷移和電壓降（EM／IR）的設計規則和要求，實現晶體管級仿真、存儲及定制化數字IP模塊的分析與簽核。

　　·Virtuoso 定制化IC先進節點平臺：支持從設計實施到驗證的創新流程，提高生產力；集成電氣與物理設計檢查，并符合TSMC認證Cadence簽核平臺的相關標準。

　　·Spectre 仿真平臺：包括Spectre電路仿真工具、Spectre并行加速仿真工具（APS）、Spectre eXtensive 分區仿真工具（XPS），完全支持具有自發熱和可靠性效應的先進節點設備模型，快速精準的實現電路仿真。

　　·物理驗證系統：采用多項先進技術和工作規則，支持設計規則檢查（DRC）、電路布局驗證（LVS）、先進金屬填充、良率評估、壓敏檢查及實時設計簽核。

　　·光刻電氣分析器：支持版圖依賴效應（LDE）感知再仿真、版圖分析、匹配約束檢查、LDE貢獻報告；并可以依據部分版圖生成固定方案，加速12FFC模擬設計收斂。

　　Cadence數字與簽核工具支持12FFC工藝所需的增強布圖規劃、布局、布線及提取功能。Cadence定制/模擬電路仿真工具提供豐富的底層支持與功能，助設計師獲得遠高于傳統工藝的生產力，精準的快速實現12FFC設計驗證，同時確保高性能及高可靠性。

　　12FFC設計庫參數描述工具流程

　　Cadence Virtuoso Liberate? 參數特征化解決方案和 Virtuoso Variety? 統計參數描述解決方案也獲得TSMC批準，將為包括高級時序、噪聲和功耗模型在內的7nm工藝提供Liberty內容庫。憑借創新的自由變量形式（LVF）描述方法，上述解決方案可以實現工藝變更簽核；并創建電遷移（EM）模型，實現EM信號優化及簽核。

　　面向12FFC的 IP合作

　　過去數年，Cadence與采用16FF+ 與16FFC工藝的核心客戶緊密合作，并于今日開始與12FFC客戶展開合作，開發面向智能手機、平板電腦及其他高端消費電子應用的下一代應用處理器。目前，Cadence正將其旗艦產品LPDDR4 PHY遷移至12FFC工藝節點，目標傳輸速度4266Mbps，助客戶充分發揮12FFC工藝的優勢。同時，Cadence已經完成面向12FFC的LPDDR控制器IP開發。憑借更高速的處理器和全新的緊湊型標準單元庫，采用12FFC工藝的客戶將得以進一步縮小芯片尺寸，大幅降低設備功耗。

　　“我們的客戶希望使用最高質量的設計工具、IP和工藝技術，而且非常重視工具的靈活性，以實現每個SoC項目的具體目標。” Cadence公司全球副總裁兼數字與簽核事業部、系統與驗證事業部總經理Anirudh Devgan博士表示， “除了高性能和節約成本，TSMC的全新12FFC可以助客戶充分發揮FinFET工藝的優勢。我們與TSMC合作開發了豐富的工具和IP，共同客戶將使用熟悉的工具和流程，在各自領域大展身手。”

　　“12FFC工藝是介于16nm和7nm工藝之間的另一種理想選擇，提升了客戶在打造面積與功耗敏感應用時的靈活性。” TSMC設計架構市場部資深總監Suk Lee表示。 “得益于和Cadence的長期合作，我們及時推出了針對全新12FFC工藝的強大工具、流程和IP。”