早在2011年底，PCI SIG組織就開始了PCI-E 4.0標準規范的制定工作，原計劃在2014-2015年推出PCI-E 3.0已經達到了8GT/s的超高傳輸速率，單條通道即可提供1GB/s的帶寬，PCI-E 3.0 x16全速模式下可達16GB/s。

為了保持向下兼容性，PCI-E 4.0沒有改變基礎架構，還是銅介質。雖然目標很明確，理論上也完全可行，那就是速率翻番到16GT/s，PCI-E 4.0 x16那就能達到32GB/s，但實際干起來費勁的很。

幸運的是，近日的PCI SIG年會上傳來好消息，工程師們已經在實驗室里跑出了16GT/s的預定速率，完成了最關鍵的突破，Cadence、Synopsys也都宣布了各自的PCI-E 4.0 PHY物理層和控制器產品規劃。

一旦得到全面鋪開，PCI利益集團(簡稱PCI SIG)將著手研發下一代5.0方案，其運行標準將達到每秒25Gbits甚至32 Gbits。

Cadence、PLDA與Synopsys等廠商已經在PCI SIG的年度開發者大會上分別展示了其PCIe 4.0物理層控制器、交換機與其它IP模塊。各廠商同時拿出了可工作芯片、電路板與基板，其中皆包含有利用PCIe 4.0實現的每秒100 Gbit Infiniband交換芯片。

自上一次大規模標準——即每秒8 Gbits PCIe 3.0——更新以來，PCI SIG已經有六年時間沒有發布新的技術方案。這一次，其推出的4.0版本可能將成為最后一款基于銅質材料的芯片到芯片互連機制。不過在此之后，以太網與光纖通道仍將發布銅質網絡方案，速度分別為每秒25 Gbits與32 Gbits。

“可以肯定的是，PCIe還將迎來下一代升級方案，我們只需要對其細節進行敲定，”PCI SIG總裁Al Yanes在其年度開發者大會的一場新聞發布會上指出。

不過關于5.0版本的疑問仍然很多，其中包括其是否向下兼容以及是否仍然作為當前全部PCIe標準所采取的芯片到芯片鏈接定位。

“我們無法再從編碼方面實現改進，”Yanes指出，3.0版本則針對上代的8b/10b水平提升至128b/130b?！暗褂?56編碼無法帶來更理想的提升，因此我們面臨可能只剩下提升頻率這一條道路了，”他進一步補充稱。

市場需求則源自當前各類常見用例。由于網卡傳輸速度已經達到每秒100 Gbit，必然要求有速度更快的芯片鏈接。另外，下一代圖形處理器與固態驅動器的陸續推出也將在性能層面向廠商提出要求。

面向732家企業客戶創造出一套同時適用于從智能手機到超級計算機的廣泛應用場景的技術標準顯然不那么容易。隨著數據傳輸速率的不斷提升與信號頻段的收窄，PCIe新版本的研發周期已經由過去的3年延長至如今的7年。

PCIe 4.0 1.0標準版本預計將在今年4月推出。

該集團曾于一年前表示，其希望能夠在去年年內完成0.7版本草案，即在2015年年末前敲定一切需要加入最新版本的功能?！安贿^將各類新特性納入方案的工作，顯然需要耗費超出預期的時間，”Yanes表示。

新功能的引入過程顯然并不順利，特別是其中的信道建模機制——其允許系統工程師以目測方式檢查互連體系中的每條通道，并查看其擁有多大的設計余量。

“4.0規范的制定已經耗費了相當長的時間。我們的很多客戶都在迫切要求其推出，因為他們發現目前的0.7版本草案并不夠理想，”Synopsys公司IP部門高級產品營銷經理Scott Knowlton指出。

Cadence(在上)與Synopsys兩家公司展示了運行在其IP模塊上的PCIe 4.0信道建模功能。

“我們的一家客戶強調稱，新規范的出臺實在太過遲緩。為了不錯過市場營銷周期，他們會很快推出相關設備，并隨后再考慮合規方面的工作，”Cadence公司IP部門PCIe專家Arif Khan表示。

去年早些時候，IBM公司曾為其下一代服務器處理器Power9公布了一系列規范，其中就包括對PCIe 4.0的支持能力。

4.0規范為了實現更高數據傳輸速率而在傳輸距離方面稍做犧牲，其目前傳輸有效范圍為12至14英寸。因此，在3.0版本中就比較常見的轉接定時器與轉接驅動器可能會在未來得到更為廣泛的應用。

在此次大會上，Cadence與Synopsys兩家公司都展示了該信道建模功能在其IP模塊芯片上的運行效果。其中Cadence公司的芯片采用16納米FinFET制程，而Synopsys方面表示其模塊能夠較上代PCIe模塊在延遲與面積方面分別降低20%與15%。

Pericom公司展示了面向PCIe的每秒12 Gbit轉接驅動模塊，并表示其成本僅為完整轉接定時器的四分之一。不過未來一到兩年內，我們恐怕還無法買到能夠完整實現每秒16 Gbit標準的轉換驅動器。