2016年4月21日，中國北京 - All Programmable 技術和器件的全球領先企業(yè)賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)）今天宣布推出Vivado? Design Suite2016.1 的 HLx版本。該全新套件新增了 SmartConnect技術支持，能為UltraScale?和UltraScale+產(chǎn)品組合帶來前所未有的高性能。Vivado Design Suite2016.1版本包含SmartConnect技術擴展，可解決高性能數(shù)百萬系統(tǒng)邏輯單元設計中的系統(tǒng)互聯(lián)瓶頸，從而讓UltraScale和UltraScale+器件組合在實現(xiàn)高利用率的同時,還能將性能進一步提升20%-30%。

　　賽靈思UltraScale+ 產(chǎn)品組合是業(yè)界唯一一款基于FinFET的可編程技術。其包括Zynq?、Kintex?和Virtex?UltraScale+器件，相對于28nm 產(chǎn)品而言,性能功耗比提升2-5倍，能支持5G無線、軟件定義網(wǎng)絡和下一代高級駕駛員輔助系統(tǒng)等市場領先應用。

　　賽靈思SmartConnect技術包括系統(tǒng)互聯(lián)IP以及UltraScale+ 芯片技術創(chuàng)新所帶來的最新優(yōu)化：

　　·AXI SmartConnect IP：賽靈思的新型系統(tǒng)連接生成器將外設與用戶設計整合在一起。SmartConnect創(chuàng)建的定制互聯(lián)功能能最好地滿足用戶的系統(tǒng)性能要求，從而能以更少的占用面積和功耗實現(xiàn)更高的系統(tǒng)吞吐量。現(xiàn)在,用戶可通過Vivado Design Suite2016.1版本中的Vivado IP Integrator 搶先體驗。

　　·借用時間和有用的歪斜優(yōu)化：這些優(yōu)化技術得到新型UltraScale+精細時鐘延遲插入功能的支持。這些全自動化功能通過將時序裕量從設計的高速路徑轉移到關鍵路徑上，能夠緩解大的線路延遲，并讓設計運行在更高時鐘頻率上。

　　·流水線分析與重定時：這些方法通過在設計中增加額外的流水線級，并運用自動寄存器重定時優(yōu)化技術，讓設計人員能夠進一步提高性能。