文獻標識碼： A
文章編號： 0258-7998(2015)05-0063-04
0 引言
功率放大器（PA）應用于發射機系統，將上變頻之后的射頻信號進行放大，然后輸出到天線發射出去，由于PA處在發射機的末端，所以其線性度直接決定了發射信號的質量。隨著現代調制方式越來越復雜，對發射信號的質量要求也更加嚴格，因此設計一個高線性度的PA成為了一個充滿挑戰的課題。另一方面，為了實現遠距離通信要求，對PA的發射機功率要求也越來越高，目前常見的手機通信協議對PA的發射功率要求接近甚至超過1 W，無線局域網（WLAN）雖然對PA的發射機功率要求只有20 dBm，但是由于WLAN采用正交頻分復用技術(OFDM)調制方式，信號峰均比（PAR）達到17 dB，為了滿足系統對線性度的要求，PA一般工作在功率回退的情況，同樣為了滿足WLAN輸出功率要求，WLAN PA的最高輸出功率也要設計到瓦級。
目前市場上主流PA產品采用的是砷化鎵（GaAs）、鍺化硅（SiGe）等特殊工藝，雖然采用CMOS工藝設計制作的PA也已成功應用于手機產品[1]，但是由于CMOS工藝一些難以克服的固有缺陷，CMOS PA市場占有率仍然較低。為了解決CMOS PA設計的問題并使所設計的PA達到一定的性能指標，將輸出功率提升技術、線性度提高技術和效率提高技術廣泛應用于CMOS PA的設計[2-8]。本設計采用片上變壓器合成技術增加PA的輸出功率，二次諧波短路用來提高PA的線性度，從而實現了2.5 GHz高線性度瓦級CMOS功率放大器的設計。
本文所述的PA電路設計基于TSMC 0.18 μm CMOS工藝，仿真結果表明在2.5 GHz工作頻率點，輸入完全匹配(S11=-25 dB)，小信號增益達到25 dB，功率增益為19.4 dB，最高輸出功率達到31.8 dBm，最高功率附加效率(PAE)達到32.9%，三階交調失真在輸出功率等于22.3 dBm時為-30 dBc。根據仿真結果，該PA達到輸出功率、線性度和效率等性能指標的折中設計，可應用于2.5 GHz頻段的發射機系統，實現高輸出功率的單片CMOS收發器。
1 功率放大器的電路設計
2.5 GHz的整體電路結構如圖1所示，包括輸入變壓器、驅動放大器、2個子功率放大器和功率合成器等4個模塊。其中輸入變壓器用來實現單端輸入信號到差分輸出信號的轉換；驅動放大器和子功率放大器結構相同，采用差分結構來輸出更高的功率，同時抑制奇次諧波，提高PA的線性度；功率合成器實現兩個子功率放大器的輸出信號相加，同時將差分信號轉為單端信號輸出到負載。為了提高整體電路的穩定性，串聯RC網絡應用于驅動放大器和子功率放大器。輸入變壓器和功率合成器兩端均有調諧電容，控制整體電路在2.5 GHz達到最優性能。差分結構的電感接在驅動放大器的正負輸出端，和級間電容在2.5 GHz諧振，同時從該電感的中心抽頭給驅動級提供電源。
該PA的電路設計過程如下：從輸出端開始向輸入端逆向進行設計，首先選定功率合成器的結構、主次線圈比、幾何形狀；然后設計子功率放大級，確定MOS管的具體尺寸，采用負載牽引仿真，使得輸出功率和效率達到最大值；下一步設計驅動級MOS管的尺寸和級間電感的大小；最后設計輸入變壓器，同樣確定其線圈比、幾何尺寸。以上電路尺寸確定完畢后還需要對PA整體電路進行優化仿真，在線性度和效率等性能之間進行折中處理，同時考慮后期版圖的設計，對電路中的每個尺寸進行仔細核對并作合理優化，最終使PA各項性能指標達到設計要求。
2 功率合成器
隨著CMOS工藝節點越來越小，可提供的電源電壓也越來越小，但是MOS管的閾值電壓并沒有隨之下降，這樣為了增加PA的輸出功率必須采用更大尺寸的MOS管，導致功率和面積增加。為了增加PA的輸出功率，功率合成器廣泛應用于CMOS PA的設計[2，4-6]，同時實現阻抗變換、差分信號轉單端信號、靜電保護等功能。根據輸入信號接入形式，片上功率合成器可以分為串聯和并聯兩種形式，其中串聯功率合成器實現電流相加，并聯功率合成器實現電壓相加[4]。功率最大傳輸效率Gmax用來衡量功率合成器的性能：
圖 1所示功率合成器用來實現兩個子放大器的輸出電壓相加，其三維幾何結構如圖 2所示，總面積大小為1 360 μm×450 μm，合成器的主線圈和次線圈均采用半圓結構，線圈寬30 μm，線間距3 μm。基于TSMC 0.18 μm CMOS工藝參數，采用電磁仿真軟件Momentum對該合成器進行仿真，仿真結果如圖3所示，該功率合成器在2.5 GHz的功率傳輸效率達到82%。
3 二次諧波短路
為了提高PA的線性度，系統級的數字預失真(DPD)[8]、電路級的偏置電路[4]、器件級的預失真[2]等技術被廣泛應用于PA的設計，但是由于設計的復雜度，系統級和電路級的設計不免帶來芯片面積和功耗的增加。DPD一般將PA的幅度和相位非線性參數存儲查找表（LUT）中，LUT中的參數可以根據PA的實際測量結果更新，然后提供一個與PA相反的非線性特性，但是DPD需要復雜的基帶處理算法，直接導致芯片面積和功耗的增加，同時還需要完整的預失真系統級設計，增加了PA的設計難度。作為一種器件級的線性度提高技術，PMOS補償技術一般用來抵消NMOS柵端電容隨柵端電壓的變大而下降，使得NMOS柵端電容基本不隨柵端電壓擺幅變化，降低PA的相位失真，但是PMOS管的加入會導致功率增益下降[2]。
本設計采用器件級的二次諧波短路技術，串聯的LC網絡諧振在兩倍工作頻率（5 GHz），接在差分功率放大器的共模節點：共柵管的柵端和功率合成器主線圈的中間節點（如圖4所示），減小二次諧波因反饋存在和基頻產生的交調失真。二次諧波短路對PA線性度的提高程度如圖5所示，三次諧波交調失真（IMD3）用來衡量PA的線性度，在圖4所示的節點加上二次諧波短路電路之后，IMD3最高達到7 dB的提升，對PA的線性度改善明顯。
4 仿真結果
首先對該PA進行小信號S參數仿真，掃描頻率范圍1.5 GHz～3.5 GHz，仿真結果如圖 6所示。圖中可以看到輸入回波損耗S11達到-25 dB，輸入阻抗在2.5 GHz完全匹配，S21達到25 dB，說明電路整體在2.5 GHz諧振，參數取值合理。
然后對PA進行大信號仿真，2.5 GHz單頻點信號接在PA輸入端，輸入功率掃描范圍-25 dBm～5 dBm，仿真PAE、輸出功率和功率增益如圖7所示，該PA最高輸出功率達到31.8 dBm，最高PAE為32.9%，功率增益為19.5 dB。采用功率合成器可以實現瓦級輸出功率，為高輸出功率的CMOS PA提供了一種非常有效的解決方案，降低了系統的設計難度。
最后，為了對該PA的線性度進行仿真，兩路頻率相差5 MHz的雙聲信號（2.502 5 GHz和2.497 5 GHz）同時接在PA的輸入端，同樣對輸入功率進行掃描，仿真IMD3和五次諧波交調失真（IMD5）如圖 8所示，其中IMD3在輸出功率等于20 dBm時為-40 dBc， IMD5在輸出功率等于26 dBm時為-40 dBc。雖然IMD3和IMD5存在一定程度的不對稱，可能導致相鄰信道抑制比（ACPR）和誤差相量幅度（EVM）的下降，但是對線性輸出功率并不會產生明顯影響，而且這一問題可以采用其他線性度提高技術來解決。
該PA和目前已有研究的成果進行對比結果如表1所示，整體性能在效率和線性度之間取得非常好的折中，輸出功率也較高，雖然流片測試之后的性能會下降，但是本文所用的功率提升和線性度提高技術得到驗證，可以應用于同類PA的設計。
5 總結
設計了一個2.5 GHz的CMOS PA，通過采用功率合成技術和線性度提高技術來提升該PA的整體性能，片上變壓器作為功率合成器在2.5 GHz時其功率傳輸效率達到82%，二次諧波短路電路通過片上電容和片外鍵合金線的寄生電感諧振，大大降低芯片面積，同時對該PA的IMD3改善達到7 dB。該PA采用TSMC 0.18 μm CMOS進行設計，最高輸出功率達到31.8 dBm，三階交調失真在輸出功率等于22.3 dBm時為-30 dBc，芯片面積僅為1.92 mm2，具有高輸出功率、高線性度、結構簡單、匹配良好等優勢。
參考文獻
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