全球可編程解決方案領導廠商賽靈思公司（Xilinx, Inc. (NASDAQ:XLNX)今天宣布推出其ISE" title="ISE">ISE Design Suite10.1版。這一統一的整體解決方案為FPGA邏輯、嵌入式和DSP設計人員提供了賽靈思的整個設計工具產品線，其中的設計工具具有完全的互操作能力。ISE Design Suite 10.1版以平均運行速度快兩倍的特性極大地加快了設計實施速度。因此設計人員可以在一天時間里完成多次反復設計。今天的發布另外一個重要意義就是新版本采用了SmartXplorer 技術, 這一技術專門為解決設計人員所面臨的時序收斂和生產力這兩大艱巨挑戰而開發。SmartXplorer技術支持在多臺Linux主機上進行分布式處理，可在一天時間里完成更多次實施過程。通過利用分布式處理和多種實施策略，性能可以提升多達38%。SmartXplorer技術同時還為用戶利用獨立的時序報告監控每個運行實例提供相應的工具。   

    “ISE Design Suite 10.1對我們的設計團隊來說非常重要，運行時間改善了多達80%。更快的運行速度巨大地diiang施速度，節約了開發時間，因而也加快了我們的產品上市速度。”富士公司光學系統部高級工程師Yasuhiro Ooba說。富士公司光學系統部是為全球市場提供信息技術和通信解決方案的領先供應商。 

    “SmartXplorer為我們的FPGA設計流程提供了強大的助力。沒有SmartXplorer技術的時候，我們必須手工登錄到多臺服務器并管理每個PAR任務。”數據中心I/O可視化領域的技術領導廠商 Xsigo Systems公司的邏輯設計人員Honda Yang說，“我為所看到的不同策略實現的結果而驚訝“利用SmartXplorer， 我們在性能上加快了20%。” 

PlanAhead Lite和基于策略的實施方法實現終極生產力 

    ISE Foundation?中PlanAhead Lite工具的應用，為用戶提供了屢獲殊榮的PlanAhead設計和分析工具所擁有的強大布局規劃和分析功能的一個子集。免費提供的PlanAhead Lite采用了革命性的PinAhead技術。這一直觀的解決方案旨在簡化管理目標FPGA和PCB之間接口的復雜性。PinAhead技術支持在設計較早階段智能實現引腳定義，從而避免了通常在設計后期發生的與引腳布局相關的修改。這種修改過去通常必須通過交互式引腳布局才能完成設計規模檢查。在PinAhead工具中，引腳分配完成后，還可以使用逗號分割值（CSV）文件或通過VHDL或Verilog頭文件輸出I/O端口信息。 

    ISE Design Suite10.1的推出還進一步簡化了確定最優實現設置的過程。現在設計人員還可規定和設置自己獨特的設計目標，可以是性能最大、優化器件利用、降低動態功耗、或者是實施時間最短。利用這一資源面積優化策略，邏輯資源利用情況平均可節約10%。  

廣泛聯合提供更好的驗證能力 

   ISE Design Suite 10.1還同時受益于賽靈思公司與業界領先的EDA供應商之一Mentor Graphics公司的聯合協作。通過使用IEEE IP加密模型，ISE Design Suite 10.1的運行速度最快可達原來的兩倍。新的性能優化BRAM, DSP和 FIFO仿真模型進一步將RTL仿真運行時間縮短了一倍。  

第二代XPower提供更強的功率分析和優化功能 

    業界研究表明，滿足功率預算是FPGA設計人員面臨的一項越來越大的挑戰，特別是工藝幾何尺寸的不斷縮小進一步加劇了這一問題。ISE Design Suite 10.1為用戶提供了在設計過程中盡早分析功率要求的功能，同時還可以在設計過程中優化動態功率。

    第二代XPower功率分析工具提供了改善的用戶接口，按照模塊、結構層次、電源軌和使用的資源分析功率更為容易，因此進一步增強了功率估算功能。信息可以文本和HTML報告格式給出。與其它邏輯供應商提供的靜態估算網頁相比，這是一項巨大進步，同時在提供準確的功耗信息方面是一個飛躍。

    ISE Design Suite 10.1提供了便捷全面的功率優化功能。利用集成的“功率優化設計目標”功能，用戶可以簡單地一步完成功率優化流程。通過映射和布局布線算法的改進，對于采用65nm Virtex?-5器件和Spartan?-3 Generation FPGA的設計動態功率平均可降低10%和12%。 

嵌入式設計和DSP設計工具集成

    為幫助用戶更快速地實現優化嵌入式和DSP設計，ISE Design Suite 10.1 還對賽靈思嵌入式和DSP工具進行了進一步的易用性改進。例如統一的互操作性保證了用戶可以在ISE Design Suite 10.1 容易地增添System Generator模塊。EDK 和 System Generator for DSP技術之間不同工具的集成得到進一步增強，從而能夠為同時涉及嵌入式和信號處理的更復雜FPGA SoC設計提供支持。 

價格和供貨情況 

    ISE Design Suite 10.1 包括 ISE Foundation、嵌入式開發套件 (EDK)、System Generator for DSP、 AccelDSP綜合工具、ChipScope Pro 分析儀和ChipScope Pro Serial I/O 工具、 PlanAhead設計和分析工具以及ISE仿真器。用戶可以通過購買DVD或網絡下載方式安裝領域專用的DSP、嵌入式和邏輯設計產品。利用電子交付流程做為主要的產品提供方法，因此用戶不僅可以獲得所購買的產品，還可以快速獲得賽靈思其它設計工具的評估版本。

    ISE Design Suite 10.1中的所有產品立即可以提供，價格從495美元至 2495美元不等。全功能60天評估版本可以從賽靈思網站免費下載。有關ISE Design Suite 10.1的更多信息，請訪問www.xilinx.com/cn/ISE。 

提高生產力和復雜設計的性能 

    目前，FPGA設計已經與固定架構芯片的設計變得同樣復雜，門數量的增加和生產工藝的進步使得FPGA走到技術的前沿。FPGA已經不再僅僅做為設計原型平臺，今天的數百萬門的FPGA器件采用先進的45nm工藝生產，價位也具有相當的競爭力，完全能夠支持高性能大批量產品的設計。考慮到傳統的高度靈活性和可編程優點，以及設計方便性，FPGA在許多情況上已經成為最佳的選擇，可廣泛用于計算機、通信、消費和汽車市場中眾多要求苛刻且成本敏感的應用。因此FPGA設計工具環境必須跟上相應器件的發展。  

    隨著FPGA設計復雜性不斷增加，并且先進的生產工藝不斷引入新的設計實現挑戰，設計人員希望設計工具解決方案能夠同時提高更好的工具性能、更高的效率和更豐富的功能。其中最關心的問題是設計工具吞吐能力（即更快的運行時間）、易用性和生產力。只有這樣才能更快實現時序收斂和設計反復。設計人員還需要高級功能來解決時序和低功率等問題。 

    同時，設計領域也在不同融合，因此設計團隊需要滿足所有設計實現選擇的綜合解決方案。通過一個集成環境完成邏輯、嵌入式和DSP應用設計可以提高生產力，并通過片上系統（SoC）FPGA促進真正的系統級設計。  

    賽靈思創新性地為其屢獲殊榮的被廣泛采用的ISE? 工具套件推出了新版本，從而再次為設計解決方案確立了新標準，并為其最新的高性能Virtex?-5和低成本Spartan?-3 FPGA提供了更強大的支持。通過新推出的ISE Design Suite 10.1，賽靈思正面解決了采用高級FPGA進行設計的設計師所面對的最嚴峻挑戰，并且第一次提供了一個統一了邏輯、嵌入式和DSP應用設計人員需要的解決方案。 

    在過去幾年時間里，ISE一直被獨立用戶調查評為業界最佳解決方案。基于其始終如一的領導地位，賽靈思現在新提供了一個覆蓋從前端到后端整個設計流程的全功能增強設計環境，能夠為復雜FPGA設計提供高性能、高生產力和關鍵特性。ISE Design Suite 10.1為設計流程的每一步都提供了直觀的生產力增強工具，覆蓋從系統級設計探索、軟件開發和基于HDL硬件設計，直到驗證、調試和PCB設計集成的全部設計流程。 

速度為王 

    工程師對更高性能的追求是永遠都不會滿足的，特別是現在的設計規模越來越大，并且越來越復雜。ISE Design Suite 10.1版極大加快了設計實現速度，運行速度平均快兩倍。因此設計人員可以在一天時間里完成多次設計反復。這一增強設計環境現在還提供了SmartXplorer技術。SmartXplorer技術專門為解決設計人員所面臨的時序收斂和生產力這兩大艱巨挑戰而開發。SmartXplorer技術支持在多臺Linux主機上進行分布式處理，可在一天時間里完成更多次實施過程。通過利用分布式處理和多種實施策略，性能可以提升多達38%。SmartXplorer技術同時還提供了一些工具，允許用戶利用獨立的時序報告監控每個運行實例。  

PlanAhead Lite和基于策略的實施方法提供終極生產力支持 

    設計工具僅僅是運行速度飛快并不夠，設計人員還需要更高效的方法和特性來大幅提高生產力。  

    ISE Design Suite 10.1可與賽靈思公司屢獲殊榮的PlanAhead? 設計分析工具所提供的強大功能配合使用。PlanAhead設計分析工具提供的布局規劃和分析功能可極大縮短設計時間。PlanAhead能夠提高綜合和布局布線之間的流程效率。利用可視化關鍵路徑和布局規模視圖，設計人員可以提高性能。這樣可以大大減少設計反復的次數，并縮短設計反復的時間。這一方法允許設計人員將較大規模的設計分割為更小更易于處理的模塊，并集中精力優化每一模塊，從而提高整個設計的性能和質量。 

    ISE Foundation中的PlanAhead Lite工具為用戶提供了全功能PlanAhead設計和分析工具所擁有的強大布局規劃和分析功能的一個子集。免費提供的PlanAhead Lite采用了革命性的PinAhead技術。這一直觀的解決方案旨在簡化管理目標FPGA和PCB之間接口的復雜性。PinAhead技術支持在設計較早階段智能實現引腳定義，從而避免了通常在設計后期發生的與引腳布局相關的修改。這種修改過去通常必須通過交互式引腳布局才能完成設計規模檢查。在PinAhead工具中，引腳分配完成后，還可以使用逗號分割值（CSV）文件或通過VHDL或Verilog頭文件輸出I/O端口信息。 

     ISE Design Suite10.1的推出還進一步簡化了確定最優實現設置的過程。現在設計人員還可規定和設置自己獨特的設計目標，可以是性能最大、優化器件利用、降低動態功耗、或者是實施時間最短。例如，通過指定“area reduction”（減小面積）做為主要目標，設計人員平均可以獲得10%的邏輯利用率。  

針對深亞微米時代的功率分析和優化 

    業界研究表明，滿足功率預算是FPGA設計人員面臨的一項越來越大的挑戰，特別是工藝幾何尺寸的不斷縮小進一步加劇了這一問題。ISE Design Suite 10.1為用戶提供了在設計過程中盡早分析功率要求的功能，同時還可以在設計過程中優化動態功率。  

    第二代XPower功率分析工具提供了改善的用戶接口，按照模塊、結構層次、電源軌和使用的資源分析功率更為容易，因此進一步增強了功率估算功能。信息可以文本和HTML報告格式給出。與其它邏輯供應商提供的靜態估算網頁相比，這是一項巨大進步，同時在提供準確的功耗信息方面是一個飛躍。 

    ISE Design Suite 10.1提供了便捷全面的功率優化功能。利用集成的“功率優化設計目標”功能，用戶可以簡單地一步完成功率優化流程。通過映射和布局布線算法的改進，對于采用65nm Virtex?-5器件和Spartan?-3 Generation FPGA的設計動態功率平均可降低10%和12%。 

簡化系統設計 

    由于當今的復雜SoC包含完成不同功能的多個子系統，因此設計環境必須能夠和諧地支持多種設計實現技術。ISE Design Suite 10.1在設計構建方面提供了更大的靈活性，支持在設計中更廣泛地采用嵌入式和DSP子系統。這一統一了邏輯、嵌入式和DSP設計功能的新版本為實現不同器件的組合提供了方便。其統一互操作性能力允許用戶在 ISE Project Navigator內方便地添加System Generator模塊。EDK 和 System Generator for DSP技術之間不同工具的集成得到進一步增強，從而能夠為同時涉及嵌入式和信號處理的更復雜FPGA SoC設計提供支持。 

ISE Design Suite 10.1配置 

    賽靈思ISE Design Suite 10.1版軟件提供了一個可定制的環境，可以通過定制來適合設計人員的特殊需要： 

    ISE Foundation是業界最全面的可編程邏輯設計環境。ISE Foundation支持所有賽靈思領先CPLD和FPGA產品系列，并且提供了完成任何邏輯設計所需要的一切，即可以獨立運行，也可以與第三方EDA設計工具緊密集成。ISE Foundation免費提供了ISE Simulator Lite版本，并且提供了升級到ISE Simulator全功能版本的選擇。ISE Foundation支持Microsoft Windows 和 Linux環境。 

    ISE WebPACK 可從賽靈思網站免費下載。ISE WebPACK? 為完成采用賽靈思CPLD和低密度FPGA的可編程邏輯設計提供了所需要的一切，并且包含業界領先的ISE Foundation工具中的同樣工具。ISE WebPACK 支持Microsoft Windows 和 Linux環境。 

   System Generator for DSP –System Generator for DSP套件為采用賽靈思FPGA的高性能DSP系統提供了完整的設計環境。通過Simulink 和 MATLAB系統建模和自動代碼生成的無縫集成，高級抽象可自動編譯到高度并行的系統中，并且不會帶來任何性能損失。System Generator是Xilinx XtremeDSP解決方案的重要部分。XtremeDSP 解決方案提供了先進的芯片技術、設計工具、IP內核、開發套件以及專用設計和教育培訓服務。  

    AccelDSP Synthesis Tool -AccelDSP? 綜合工具可直接從浮點MATLAB? M-文件自動生成可綜合的RTL模型。利用AccelDSP綜合工具，以MATLAB語言編寫的算法可驅動整個設計和驗證流程。從浮點定義到門級實現的所有主要步驟都可從MATLAB源語句生成，并且可通過直觀的用戶界面控制。  

    Xilinx Platform Studio (XPS) –對于適配到Xilinx FPGA的采用PowerPC? 硬處理器核和 Xilinx MicroBlaze? 軟處理器核的嵌入式子系統，Xilinx Platform Studio套件可以完成設計的簡化、抽象和加速。XPS 套件與計算IP庫、軟驅動、文檔、參考設計和MicroBlaze軟處理器IP內核共同構成賽靈思嵌入式開發套件（EDK）的一部分。 

   PlanAhead設計和分析工具 - 通過采用過去ASIC設計人員常用的分層布局規劃技術來提高綜合和布局布線等設計步驟的效率，PlanAhead工具支持FPGA設計人員取得更優異的結果。這一方法可大大減少設計反復次數和縮短反復時間，并且平均可將設計性能再提高15%。PlanAhead用戶可快速通過“what if”假設分析來盡早確定并排除潛在問題，同時將關鍵路徑和模塊分組并通過連接分析和利用率控制來提高布通率。  

   ChipScope Pro調試和驗證 –ChipScope? Pro分析工具支持對FPGA設計進行片上實時驗證和調試，器件此時仍然與整個系統互動。與傳統調試方法相比，可以使驗證周期縮短50%。ChipScope Pro還可以直接與Agilent邏輯分析儀配合使用，實現更深的FPGA信號分析。 

    ISE Simulator -ISE Simulator提供了與ISE環境集成的完整的全功能HDL仿真工具。ISE Simulator有兩個版本。ISE Simulator Lite隨所有版本ISE免費提供，為HDL源代碼不超過1萬行的CPLD和低密度FPGA設計提供了一個理想的解決方案。ISE Simulator完全版支持所有設計密度，可做為ISE Foudation的低成本附加模塊提供。 

   ModelSim Xilinx Edition III –ModelSim XE III是完整的PC硬件描述語言（HDL）仿真和調試環境，支持設計人員完成HDL源代碼、功率以及時序模型的驗證。MXE III 提供了 100%和 VHDL和Verilog語言覆蓋，提供了源代碼察看器/編輯器、波形察看器、設計結構瀏覽器、列表窗口以及其它功能來提高生產力。 

關于賽靈思（Xilinx）公司 

賽靈思公司（Xilinx, Inc. (NASDAQ: XLNX)）是可編程邏輯解決方案的全球領導廠商。有關賽靈思公司的更多信息，請訪問公司網站www.xilinx.com/cn。