摘? 要：反應堆邏輯保護系統" title="保護系統">保護系統是反應堆保護系統的重要組成部分。本文描述了基于FPGA技術實現的反應堆邏輯保護系統模擬裝置的整個設計實現過程。
關鍵字：反應堆邏輯保護 FPGA? 磁邏輯轉換
1?引言
反應堆邏輯保護系統為反應堆保護系統的核心系統之一，要求具有極高的可靠性，最早反應堆邏輯保護系統采用磁邏輯實現，隨著技術的發展后來一些核電站采用CMOS電路，隨著FPGA技術的快速發展，基于現代半導體技術的硬件反應堆保護系統重新受到重視，它可使數字化保護系統的可靠性明顯提高。本課題的目的是在研究反應堆保護系統發展歷史及現狀的基礎上，針對大亞灣核電站的RPR系統詳細研究，開發出能仿真RPR系統大部分功能的仿真裝置。
2?反應堆保護系統設計準則
反應堆邏輯保護系統的設計主要遵循以下幾個方面的準則：
單一故障準則：要求某設備組合在其任何部位發生可信的單一隨機故障時仍能夠執行其正常功能的準則。
獨立性和冗余性：冗余設計一般包括安全監測通道的冗余，安全邏輯裝置的冗余和整個系統的冗余等，為了排除由于環境因素和電氣物理現象的相關影響，具有相同保護功能的重復通道之間應彼此獨立，并保持物理（或實體）上的分離和電氣上的隔離，以免喪失冗余性。
多樣性：包括了功能多樣性和設備的多樣性，對每個規定的反應堆假定始發事件盡量用不同的物理效應或不同的變量來監測。
故障安全準則：在某系統中發生任何故障時仍能使該系統保持在安全狀態的設計原則。
3?硬件設計原理
在反應堆邏輯保護系統仿真裝置中，由數據采集模塊采集注入信號處理后送給FPGA模塊進行邏輯判斷，FPGA模塊執行邏輯判斷功能，所有保護邏輯都由FPGA模塊實現，運算的結果由DO模塊送出，給出保護動作和相關點信息。下圖說明了采用反應堆邏輯保護系統模擬裝置的系統原理圖。
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設計需要3種類型的模塊：
1)?開關量" title="開關量">開關量輸入模塊" title="輸入模塊">輸入模塊：開關量輸入模塊的延時控制在3mS以內；每一模塊有40個開關量輸入，電平為10VDC信號。
2)?開關量輸出模塊；開關量輸入模塊的延時控制在10mS以內；每一模塊有32個開關量輸出，節點形式為繼電器干結點。
3)?FPGA控制模塊：該模塊完成邏輯保護系統邏輯控制；由串行EEPROM配置基于RAM工藝的FPGA
這些硬件模塊通過底板實現信號連接，通過底板互連。所有的模塊設計均滿足以下指標
-?工作環境溫度：0℃~85℃；
-?工作濕度：5%~90%；
-?儲存環境溫度：-65℃~125℃；
-?包裝、運輸：符合EJ/T564-91 核電廠物項包裝、運輸、裝卸、接收、貯存和維護要求。
系統硬件主要包括FPGA模塊、DI模塊和DO模塊。
FPGA模塊系統結構框圖如下圖所示。模擬裝置的保護邏輯由FPGA產生，注入信號經歐式連接器的b、c、d排引入，經電平轉換電路進入FPGA；保護信號從FPGA經電平轉換電路，由歐式連接器的z、a排送到底板。
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FPGA模塊邏輯框圖
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配置接口包括FPGA的AS配置接口、FPGA的JTAG配置接口、MCU的DEBUG配置接口。另外，通過側撥開關配置模擬裝置的故障模擬信息。通信接口為MCU和上位機的RS232C電平接口。
DI模塊和DO模塊的系統結構如下圖所示，DI模塊用于采集電壓型開關量信號, 將采集到的前端注入信號轉換成FPGA模塊可以識別的信號，。所有輸入信號通道之間均隔離，信號由J2連接器輸入后經過RC濾波處理后經過光耦隔離，后由上拉電阻送至ACT540反向，經由96針歐式連接器接入數據總線，作為注入信號由FPGA模塊采集。同時為了方便調試，每路注入信號在進行信號調理轉換的同時控制一個LED燈，當注入為高電平時候指示燈點亮。
DO模塊用于將FPGA模塊輸出的保護動作信號進行調理后輸出，FPGA模塊輸出的DO信號經過底板后由J1連接器送入DO模塊，經過反相緩沖器后到達林頓光耦隔離驅動繼電器使對應接點閉合/斷開，同時點亮對應通道的指示燈點亮/熄滅。本模塊對外只提供DO節點,查詢電源由外部提供。
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??????? DO模塊邏輯框圖
4?邏輯設計" title="邏輯設計">邏輯設計
4.1?邏輯總體設計
FPGA的軟件開發環境為Quartus II5.0 Version5.0 Build Web Edition。在程序設計過程中遵循以下幾個原則
.?可讀性和可維護性；
.?除個別實現困難的功能塊采用vhdl語言外，所有邏輯都用bdf文件實現；
.?對應電氣圖中每頁定義1個bdf文件，且以圖紙名和圖頁結合命名；
.?層次化結構，頂層文件引用底層文件的功能塊。
反應堆邏輯保護系統仿真裝置的邏輯設計是在FPGA中實現的，下圖以被保護的某個參數為例進行了說明,FPGA的邏輯設計中設計了2個完全相同的邏輯，我們稱之為半邏輯，對一個物理點的采集前端的監視設備會對其冗余采集，將采集值判斷值分別送到這兩個半邏輯中進行處理。對于反應堆的功率這個信號由三個通道分別對這一點進行采集判斷，并將判斷地結果作為邏輯保護系統的輸入信號。送來的3個反應堆功率信號進行三取二處理(其他的信號也有進行4取2處理的)，并將結果送到22與邏輯中與其他信號的結果一起運算，這就是邏輯部分，在下圖中用黃色框表示。之后半邏輯經過22與邏輯判斷得出的結果與另外的半邏輯的結果進行與操作，從而決定對下游的執行機構是否輸出安全保護動作信號，這部分就是輸出部分，在下圖中用棕色框表示。在每個超功率信號除了進行3取2得運算外還各自在與另外半邏輯中的對應信號進行比較是否一致，并把比較結果送出提示操作員，在下圖中用綠色框表示。
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4.2?詳細邏輯設計
對在設計中應用到的一些典型邏輯下面給出了詳細的設計。
1)?4取3邏輯
4取3邏輯在該程序中大量應用，具體實現時候采用VHDL語言進行編寫。其邏輯流程圖和FPGA內的封裝圖如下圖所示：
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3取2邏輯的設計和4取3為同一原理。
2)?二選一邏輯
二選一邏輯采用BDF來實現，其實現方法如下圖
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3)?RS觸發器
保護邏輯中應用到兩種RS觸發器一種是電平出發一種是上升沿" title="上升沿">上升沿觸發，電平觸發實現比較簡單不在這里做詳細說明，由于在Quartus II中一個塊不允許存在兩個時鐘，而且在VHDL中如果判斷了一個信號的上升沿，編譯器就認為是這個信號是一個時鐘，所以用VHDL語言來判斷R端和S端的上升沿來實現該觸發器不好實現，所以在本程序中通過下列這種方法來回避這個問題。
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在前面先將R端和S端的信號采到2個時刻的狀態作為內部觸發器的輸入信號，內部觸發器判斷控制輸出。
5?錄波功能的實現
使用Quartus軟件提供的SignalTap嵌入式邏輯分析儀功能，實現對注入信號和輸出信號的錄波功能。SignalTap可以配置采集時鐘、分配數據信號、設置出發類型和級別、設置采樣深度，可以更好的給出分析功能。，
6?結論
基于FPGA技術實現的反應堆邏輯保護系統模擬裝置實現了邏輯保護系統的基本功能，推動了反應堆保護系統數字化，促進了FPGA技術在核電站保護系統的應用。
[參考文獻]
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[5]《基于現場可編程門陣列的反應堆數字化保護系統設計》 作者：張維 2001.9