運算放大器輸出級極限
運算放大器的軌至軌運行是指其輸入級或輸出級，或者是指其輸入級與輸出級。作為驅動 SAR ADC 輸入端的一個緩沖器，我們更關注運算放大器軌至軌的輸出能力。一般說來，該輸出能力表明了輸出級能夠接近電源軌的程度。
通常情況下，當信號振幅增大時，低頻信號 (1kHz)、總諧波失真保持不變。只有當輸出電壓和電源軌之間的差值低于 10mV 時，才會導致性能顯著下降。而當輸出信號頻率增加時，輸出電壓和電源電壓之間的差值也會隨之增大。對于 10kHz 的信號而言，當上述電壓差值低于 200mV時，相關性能才開始下降；對于 20kHz 的信號而言，當上述電壓差值低于 300mV 時，相關性能才開始下降；以此類推。考慮到運算放大器的輸出級極限，這些測量結果將有助于確定 SAR ADC 電路的最佳工作點。
RC 負載對運算放大器的影響
對于最佳的 AC 性能，運算放大器的輸出信號擺幅介于 450mV ~ 4.55V 之間。用于驅動 SAR ADC 運算放大器的第二個重要參數就是要找出其驅動不同的 RC 負載的極限。推薦在 ADC 輸入端采用 RC 濾
波器限制輸入噪聲的帶寬，并幫助運算放大器驅動由 SAR ADC 產生的開關電容負載。圖 1 示出了測試調整電路幫助確定具有 RC 負載的運算放大器的驅動極限。
首先，將RC電路的截止頻率定為1.5MHz。這一頻率限額是以在未來設計中將要采用的ADC預期采集時間為基礎設定的。另外，如欲保持截止頻率不變，則應采用不同 RC 組合和不同信號頻率的測量工作。對于較低的頻率而言，使用較小阻值的電阻或較大容量的電容器。當信號頻率增大時，阻值較大的電阻應與容量較小的電容器配合使用，以保持相關性能的穩定。
ADC 輸入的非線性特性
減小輸出電壓擺幅將有助于保持運算放大器的性能，但還應考慮信號的完整性及其對不同系統組件的影響，隨后可向ADC輸入端發送一個信號。圖2為常見的SAR ADC 輸入級。在流經輸入靜電放電 (ESD) 保護二極管之后，則可對一個采樣電容器和兩個場效應晶體管 (FET) 開關中的信號進行采樣。如果采用了理想的組件，本設計不會對采樣階段的運算放大器的驅動產生任何影響。遺憾的是，這些組件并非理想的解決方案，特別是臨近電源軌的等效負載非線性特性，向緩沖電路提出了新的挑戰。
減小從運算放大器至ADC輸入端的信號擺幅，將帶來諸多益處。在運算放大器的輸出端應用5VPP的信號將減弱總諧波失真(THD)。另外，在 SAR ADC的輸入端應用5VPP的信號時，要求運算放大器擁有強大的驅動能力。以2.5V的偏移量，將信號電平從5VPP減小到4.1VPP，將同時為正、負電源軌增加450mV的裕度。
另一個問題是：ADC的滿量程衰減。在ADC產品說明書中，轉換器的額定電源電壓為5V，其額定滿量程 (FSR) 為一個5VPP的信號。注意，ADC的輸入FSR取決于應用參考電壓，可以針對新的運行條件，對FSR進行調整。當使用的參考電壓為2.5V時，對于ADS8361而言，在2.5V或5VPP時FSR 輸入信號將為 ±2.5V。將參考電壓調整為2.048V 后，在2.5V或4.1VPP時，新的（調整后的）FSR 輸入信號將為 ±2.048V。現在，在4.1VPP的輸入信號中，我們就有了一個全16位的轉換功能，而無需衰減動態范圍。
采集時間與吞吐率之間的關系
當選擇 ADC 時，最重要的參數就是速度或吞吐率。該參數是采集（采樣）時間和轉換時間的組合。當轉換時間的縮短超過產品說明書中規定的限額時，將嚴重影響 ADC 的性能。采集時間決定著為采樣電容器充電的快慢，以達到規定的吞吐率。在采集時間臨近結束時，輸入采樣開關開啟，轉換過程隨即開始。在轉換周期即將結束時，從 ADC 所獲得的數據等同于轉換周期開始時（或采集周期結束時）采樣電容器上的電壓。不論 ADC 性能多么優秀，如果沒有足夠的時間對采樣電容器進行充分的充電，那么轉換結果將會出現與實際模擬輸入信號不符的情況。為了在系統設計期間控制上述參數，有兩種方法可供選擇：1）采用輸出阻抗低、運行速度快的運算放大器，或 2）在 ADC 模擬輸入端采用高截止頻率的 RC 濾波器。這種方法可導致運算放大器穩定性方面的問題，同時會給輸入模擬緩沖電路帶來較大的噪聲影響。也可以使用運行速度適中的運算放大器和較低截止頻率的 RC 濾波器，延長轉換器的采集時間。
優化RC實現特定的頻率性能
首先，選擇適合系統電源軌的運算放大器，并記錄下這種放大器的輸入和輸出極限，同時弄清楚ADC輸入范圍調整的可能性，以便更好地與運算放大器的性能相匹配。其次，確定適當的采集時間，并相應地設定系統時序。然后，選擇RC電路中的相關數值， 采集時間和RC濾波器時間常數之間的比率 (k) 取決于ADC的分辨率。最后，選擇具備足夠增益帶寬的運算放大器來驅動該RC電路，而且所選的運算放大器應具有適當的調整時間。對許多不同SAR轉換器的應用來說，該設計驅動電路的程序非常穩健而有效。然而，有時候作為能夠改善性能系統的RC濾波器的一些優化措施而言，這僅僅是一個開始。
在優化ADS8361前端的輸入RC濾波器之前，需要確定有關的工作條件：輸入時鐘頻率為9.9968MHz，采樣頻率為199.936kSps；由這兩個數值得到ADC轉換時間為1.6ms，采樣時間為3.4ms。因此，該轉換器需要12個時間常數的外部RC濾波器來相應的采集時間匹配。這種條件可將RC電路的帶寬設置為：
其中：k =12，由此可以實現562kHz的帶寬。
低噪聲系統可以采用盡可能高的帶寬，但是，也不要把帶寬設置得過高。因為帶寬越高，其所允許的噪聲也就越高，所以應在 RC 設定時間和該帶寬之間取得一個平衡值。為了確定 RC 濾波器的最佳值，我們使用一個低輸出阻抗的信號源。注意，最終計算結果應包括信號源的輸出阻抗。在該示例中，該阻抗為 20Ω。從這些測量
結果中發現，當 k = 7 時，可獲得最佳 THD 值；而當 k = 6 時，可獲得最佳的 SFDR 值。并且，k 值越小，RC 濾波器的帶寬也就越低，從而降低了噪聲。然而，當 k 值變小時，性能也隨之降低。出現這種情況是因為時間常數太大，而且它不能對采樣電容器上的輸入電壓進行相應的設置，從而導致測量誤差的出現。
結論
為了完成信號鏈的最終性能評估，選用當k = 6.36或截止頻率 = 298kHz 時的RC濾波器。在這種前提下，我們采用一只2.2nF的COG型電容器和一只243Ω的電阻。
當采用ADC最高的采樣速度時，采集時間為 400ns。采用上述相同標準（k = 6.36）時，一階濾波器的有效噪聲帶寬為 4MHz。當采集時間由 400ns 延長至 3.4ms 時，有效噪聲帶寬則下降為 562kHz。圖 3為最終調整圖。