由于流過R4和R5的電流INL正比與VNL，故可表示為：
設M1、M2、M3和M4管的寬長比一樣，所以，流過四個管子的電流相等且都等于：
從式(10)可以看出，式子的第三項用來消除VEB1的非線性，這樣，結合(6)式可得：
這樣，由(10)式可以得到輸出的基準電壓源為：
2.2 低噪聲箝位運放的設計
在基準源中，箝位運放的主要作用是通過電流負反饋使與輸入端連接的結點的電壓強制相等，并且與電源電壓無關。可用運放的輸出對電流源進行適當的偏置，使其流過的電流與輸入電壓無關，從而使R的電流為PTAT電流。實際的運放通常會存在失調電壓、有限增益以及運放噪聲，這些都會對基準電壓源的性能造成影響，由于基準電壓源一般工作在低頻條件下，因此，對運放的頻率特性要求不高。
本文在設計低噪聲箝位運放的過程中，重點考慮了以下幾個因素：
(1)由于運放的兩個輸入端基本為固定電位，不需要考慮動態范圍，因此，運放的設計不考慮共模輸入范圍；為了保證電路適用于低電源電壓場合，cascode結構不再適合，因此，本文選用普通兩級運放的設計方式；
(2)選用PMOS作為運放的輸入級。因為PMOS的載流子與空穴的遷移率比NMOS的電子遷移率低2～5倍，故可以較大的減小1／f噪聲。同時由于1／噪聲與MOS管的面積成反比，因此，輸入管的面積需要做的很大；
(3)為了使1／f噪聲最小化，負載晶體管的柵長應該比輸入管的柵長更長；
(4)減小箝位運放的帶寬可以有效的減小熱噪聲的影響。
經過仿真可以得到如圖2所示的低噪聲箝位運放的頻率特性曲線，該曲線表明箝位運放的開環增益為81dB，單位增益帶寬為139 MHz，相位裕度為61°，失調電壓為0.02 mV，可見該運放能夠滿足系統要求。
2.3 提高電源抑制比的電路設計
帶隙基準電路的電源電壓抑制比可以表示為：PSRR=∣(1-Add)／AV∣，其中AV為運放的開環增益，Add為運放的輸出與電源電Ndd之比。因此，為了提高PSRR，可以采取三種措施：一是增加運放的開環增益Av；二是改進電路結構使運放的Add趨近1；三是引入預校正技術，即通過一個反饋電路將電源電壓穩定在Vreg，并由Vreg為基準電路供電，以有效提高PSRR。
本文的電路結構除采用共源共柵電流鏡技術外，所加入的電源抑制比提高電路還可使運放的Add趨近1，從而大大提高基準源的電源抑制比。
電源抑制比提高電路的具體結構如圖3所示，它主要由M15，M16構成。作為M16負載的M為二極管接法，具有低輸出阻抗，可在提高環路增益的同時，把電源紋波引入到環路中。由于以PMOS作為輸入管的兩級密勒補償運放的PSR約為0，因此，Vg的PSR主要由PSR提高電路決定，具體表示為：
從上式可知，VG跟隨Vdd變化，使M23，M24的柵源電壓保持恒定，從而提高基準電壓的PSR。
3 電路仿真
3.1 溫度系數的仿真
通過Hspice仿真軟件可對上述基準源的整體電路進行溫度系數仿真，圖4所示是其溫度系數仿真曲線，由圖可以看出，二階曲率補償技術可有效降低基準源的溫度，在-40℃～125℃的溫度范圍內，其電壓基準輸出變化為0.26 mV，溫度系數為2.13 ppm／℃，完全可滿足12位100 MspsADC的系統要求。
3.2 PSRR的仿真
對比加入電源抑制比提高電路前后的電壓基準源電路的電源抑制比仿真結果可以發現：沒有加入PSR提高電路的電壓基準源的電源抑制比在低頻條件下可達到-72 dB，在100 kHz條件下為-62 dB；加入PSR提高電路后，電壓基準源的電源抑制比達到-101dB，在100 kHz的條件下，仍然能夠達到-81 dB。可以看出，引入PSR提高電路后，其PSR提高了29 dB。
4 結束語
本文對電壓基準源引起的ADC系統的DNL誤差進行了建模分析，提出了一種采用二階曲率補償技術的電壓基準源電路，該電路運用低噪聲兩級運放進行箝位，同時在采用共源共柵電流鏡技術的基礎上加入了PSR提高電路。通過在基于TSMC 1.8 V 0.18 μm標準CMOS工藝條件下的仿真結果表明，該電路的溫度系數為2.13 ppm／℃，電源抑制比在低頻條件下可達到-101 dB，可以滿足12位100 Msps ADC的系統要求。