蜂窩網絡業者設法通過全新傳輸接口、傳輸頻率、更高帶寬以及增加天線的數量和更多無線基站提升網絡密度，因此需要大幅降低設備的成本。另外，這些業者為降低營運成本，也需要更高運作效率和網絡集成度的設備。無線基礎設備制造商為提供可以符合不同要求的設備，皆在尋求更高集成度、更佳性能和靈活度高的解決方案，并且同時降低功耗和成本。
集成度是降低整體設備成本的關鍵，然而這必須依賴可提升功率放大器效率的高階數字算法來降低各項運作成本，其中一項最常用的算法是數字預失真(DPD)。由于設備的配置越來越復雜，因此提升設備運作效率是一項很大的挑戰。藉由先進長程演進計劃(LTE-Advanced)傳輸技術，無線傳輸帶寬可達到100MHz，如果廠商試圖用連續頻譜配置結合多種傳輸接口，帶寬甚至可以更高。主動天線數組(AAA)和支持多重輸入/輸出(MIMO)技術的遠程無線單元(RRU)所需的算法對帶寬的要求越來越高。本文將探討業界完全可編程系統單芯片(All Programmable SoC)組件如何為目前和未來的數字預失真系統提升性能增益，同時也可為設備廠商提供充裕的可編程能力、低成本和低功耗，并加快產品上市時程。
創建蜂窩式無線網絡
業界完全可編程SoC組件結合高性能可編程邏輯(PL)架構，其中包含串行器/解串器(SERDES)和集成硬件處理子系統(PS)的數字信號處理器(DSP)模塊。這個硬件處理子系統內含一個雙核ARM Cortex-A9處理器、浮點運算單元(FPU)和NEON多媒體加速器及一系列豐富的外圍功能，包括通用異步收發器(UART)、串行外設接口(SPI)、內部集成電路總線(I2C)、以太網(Ethernet)和內存控制器等完整無線傳輸所需的外圍功能。有別于外部通用處理器或DSP，可編程邏輯和硬件處理子系統間的接口有大量連接，因此其帶寬可以非常高；但如要用獨立式解決方案處理這些連接，卻不可行。此外，完全可編程SoC組件還包含硬件和軟件數組，因此可在單一芯片內創建遠程無線單元所需的功能，如圖1所示。
可編程邏輯中豐富的DSP資源可用于創建數字上行轉換(DUC)、數字下行轉換(DDC)、峰波因子抑制(CFR)與數字預失真(DPD)等數字信號處理功能。此外，SERDES可支持9.8bit/s的通用型公共射頻接口(CPRI)和12.5bit/s JESD204B，分別用于連接基頻和數據轉換器。
硬件處理子系統同時支持對稱式多重處理技術(SMP)和非對稱式多重處理技術(AMP)。在這個案例中預定會采用非對稱式多重處理模式，因為其中一顆ARM Cortex-A9處理器被用于創建基板層級的控制功能，例如信息終止、排程、設定等級以及警示執行(裸機或更有可能是如Linux等操作系統)。而另一顆ARM Cortex-A9處理器則用以創建部分數字預失真算法，因為數字預失真算法并不保證整體都是硬件的解決方案。
數字預失真可藉由擴大其線性范圍提升功率放大器效率；當驅動放大器進一步增加輸出功率時，即可提升運作效率，而靜態功耗會相對維持正常。數字預失真為擴充其線性范圍，會使用放大器中的模擬反饋路徑和大量數字處理功能計算放大器的逆向非線性系數。然后利用這些系數預先校正與驅動功率放大器的傳輸信號，最終可增加放大器的線性范圍。
數字預失真是一個封閉回路系統，其會擷取先前的傳輸信號來決定放大器與這些傳輸信號的傳輸方法。數字預失真的第一個任務是要讓放大器與先前的傳輸信號達成一致，這個過程會在一個校準模塊中進行。在執行任何算法運算前，系統會用內存來校準數據；數據一旦妥善校準后即可運用自動相關矩陣運算(AMC)和系數運算(CC)算法，建立代表功率放大器逆向非線性系數的最近值。一旦產出系數后，數據路徑前置失真器即運用數據預校準被傳輸到功率放大器的信號。
加速估計數字預失真系數
當然，這些功能可以透過許多不同的方法建立。有些比較適合用軟件的方法，而有些則適用硬件，同時也有是軟硬件皆適用；然而，最終還是要以所需的性能決定創建的方法。采用完全可編程SoC組件可讓系統設計人員自由支配硬件和軟件的最適度使用情況。就數字預失真的情況而言，由于需要非常高的采樣率，因此內含高速過濾功能的數據路徑預失真器通常會創建在可編程邏輯中，而產生數字預失真系數的校準和估算引擎則可于硬件處理子系統中的ARM Cortex-A9處理器中執行。
為決定什么須要采用硬件或軟件創建方法，首先必須設定哪些部分需要軟件。圖3展示數字預失真算法中設定需要軟件的部分，以期達到圖2所示的三種功能。根據圖3設定，不難理解數字預失真算法有97%的時間用在執行自動相關矩陣運算，所以很自然地加速這項過程成為首要任務。
ARM Cortex-A9處理器藉由豐富的運算資源可執行更多功能，而這些資源有助提升性能。舉例而言，在硬件處理子系統中，每個ARM Cortex-A9處理器都內含一個浮點運算單元和一個NEON多媒體加速器。NEON單元是一個128位的單一指令多重數據(SIMD)向量協處理器，可同時執行兩個32×32b乘法指令；由于NEON單元皆用于乘法累積(MAC)運算，因此非常符合自動相關矩陣運算功能所需。透過NEON模塊可運用軟件Intrinsics，這可以在系統組裝時免除編寫低階程序的需求。因此，運用硬件處理子系統中更多的功能，可以比Microblaze等軟件處理器或外接式DSP處理器大幅提升性能。
為提升數字預失真性能，設計人員須進一步利用可編程邏輯將這些功能移到硬件上。然而，由于軟件是以C/C++編寫，工程師需要一些時間將C/C++語言轉換成可在可編程邏輯中運用VHDL或Verilog執行的硬件。
這個問題現在已可藉由各種高階合成(HLS)工具(例如C語言至緩存器轉移層級工具，C-to-RTL工具)得以解決。這些工具讓具備C/C++程序經驗的程序設計人員透過現場可編程門陣列(FPGA)擁有硬件能力。業界高階合成工具可讓軟件和系統設計人員更容易將C/C++程序代碼對應到可編程邏輯，讓程序代碼得以重用，并提供最佳可移植性和自由設計空間，最終達成最高生產力。
圖4展示運用高階合成工具的典型C/C++設計流程。這工具的輸出是緩存器轉移層級(RTL)，可輕松與數據路徑預失真器或上游制程等既有的硬件設計進行集成，當然也可連至數據轉換器。運用這項工具，算法可快速轉移至硬件，其中這項工具會使用AXI接口連至硬件處理子系統，如圖5所示。
在可編程邏輯中以高頻率執行自動相關矩陣運算算法，可對性能產生重大的效益，僅針對這項功能而言，其性能增益就可比軟件創建的功能多七十倍，而且僅用完全可編程SoC組件中3%的邏輯。
從原來參考的C/C++程序代碼進行基本優化，并運用ARM Cortex-A9處理器更有效地執行運算，結果顯示僅用軟件進行優化所得的性能則比沒有變動的程序代碼高出二至三倍。再使用NEON多媒體協處理器就能產生更多的性能增益。圖5為自動相關矩陣運算架構。其中針對相關矩陣運算功能，其整體性能增益比軟件創建的功能多七十倍。
最終，無線傳輸性能決定硬件和軟件間所需的數字預失真功能分區。藉由調高頻譜校準程度以達到更佳效率的做法可能影響性能，原因在于要達到這種校準程度需要更高的處理性能。其他影響性能的因素也可能是更多的傳輸帶寬或是多個天線共享預測引擎。這只能針對單一的處理器節省空間和成本，加上采用另外的硬件加速器為許多數據路徑預失真器計算系數。
在一些情況中，用ARM Cortex-A9處理器配合NEON單元執行的軟件性能可能已足夠，例如帶寬較窄的傳輸配置或只有一或兩個天線路徑處理數據的設計，可以為那些無線傳輸配置降低組件占用面積和物料成本。
為將性能提升至更高的水平，設計人員可在創建自動相關矩陣運算功能時加入更多平行運算機制，只要增加支持邏輯的創建則可達到更快的更新時間。進一步的軟件設定也可顯示從硬件加速受惠的算法的其他面向。無論有任何需求，現在的工具和芯片都可讓設計人員去探索在性能、面積和功耗間的各種取舍方法，在不受限于特定獨立型組件或程序設計方式的情況下，可用最少的力氣達成更高的運作效率。
無線傳輸基礎設備需要低成本、低功耗和高可靠性。集成是達到這些目標的關鍵，但時至今日業界仍須在靈活度或產品上市時程方面做某種程度的讓步。此外，在處理性能方面仍持續對寬帶無線傳輸和更高作業效率有更多的要求。完全可編程SoC組件具備雙核心處理器子系統、高性能和低功耗的可編程邏輯，可為目前和未來的無線傳輸需求提供可行解決方案。
無論是遠程無線設備或者是主動式天線數組，設計人員可以打造具備更高生產力的產品，同時提供比現有的特定應用標準產品(ASSP)或特定應用集成電路(ASIC)方案更高的靈活度和性能。