全球領先的半導體及解決方案供應商瑞薩電子株式會社（TSE：6723），今日推出了12 款新產品版本的旗艦SRAM（靜態隨機存取存儲器）產品，這些產品屬于RMLV0416E、RMLV0414E 及RMLV0408E 系列先進低功耗SRAM（先進LP SRAM）。新推出的存儲器設備擁有高達4 兆位（Mb）的密度，并采用極為精密的110 納米（nm）線寬制造工藝。

即將上市的SRAM 是高級LPSRAM 的新系列，可提供和瑞薩電子現有150nm工藝的SRAM 產品完全相同的可靠性，包括消除軟錯誤（注釋1）和閂鎖效應（注釋2）。新產品的待機電流在25℃時可保證不超過2 微安（µA），這一低功耗工作特性使其適用于有備用電池供電設備的數據存儲。

瑞薩電子的低功耗SRAM 已被廣泛應用于多個領域，其中包括工業、辦公、通信、汽車及消費品等等。公司在2012 年占據同類產品市場份額第一位（注釋3）。近期，隨著用戶系統性能和功能的逐步提高，SRAM 已成為了提高整體系統可靠性的關鍵因素之一。特別是用于存儲系統程序和計費數據等重要信息的SRAM，其必須能夠保證極高水平的可靠性，因此，如何減少因阿爾法輻射和宇宙中子輻射造成的軟錯誤成為了此類產品的首要關注點。

瑞薩電子的先進LP SRAM 采用了獨特的結構，其存儲單元內的每個存儲節點（注釋4）均擁有附加的物理電容（注釋5），因此具有極高的抗軟錯誤能力。通常情況下，出現軟錯誤后的處理方式是在SRAM 或用戶系統中加入內部糾錯（ECC）電路。但此方法具有一定的局限性，ECC可能無法應對多個位元的錯誤。相比之下，先進的LP SRAM 采用結構化措施從根本上預防軟錯誤出現。根據對目前量產的150納米先進LP SRAM 中系統軟錯誤的評估結果，在實際環境下，此類產品堪稱不存在軟錯誤。

此外，SRAM 單元負載晶體管（P 溝道）為多晶硅TFT（注釋6），堆疊于硅襯底的N 溝道MOS 晶體管之上。因此，在硅襯底下方僅形成N 溝道晶體管。這樣可確保存儲區內不形成寄生晶閘管，并從理論上杜絕閂鎖效應。

這些特性使得先進LP SRAM 相比使用傳統存儲單元結構的全CMOS 型（注釋7）產品可實現更高水平的可靠性。針對工廠自動化設備、測量設備、智能電網設備和運輸系統等需要嚴格保證高水平可靠性的應用環境，先進LP SRAM 可實現更優秀的性能和可靠性。

此外，先進LP SRAM結合了SRAM多晶硅TFT堆疊技術和堆疊電容技術，可有效減少存儲單元體積。例如，110納米的先進LP SRAM的單元體積相當于使用65納米工藝制造的全CMOS SRAM。

瑞薩電子還計劃進一步擴充110納米SRAM的產品陣營，加入8 Mb和64 Mb的110納米產品。

有關新SRAM 設備的主要規格，請參閱單獨的說明頁。

（注釋1）軟錯誤：

指在硅襯底被外部阿爾法輻射或中子輻射擊中時生成電荷，造成存儲數據丟失的現象。相比可重現的半導體元件物理故障等硬錯誤，軟錯誤具有不可重現性，僅需讓系統重寫數據即可修復。一般來說，制造工藝越精密，軟錯誤的出現率會越高。

（注釋2）閂鎖效應：

指CMOS 晶體管的電位阱、硅襯底、P型擴散層和N型擴散層所形成的NPN或PNP結構（寄生雙極性晶體管）因電源或輸入針腳過電壓而進入開啟狀態，從而造成大電流在電源和地面之間流動的現象。

（注釋3）資料來源：瑞薩電子。

（注釋4）存儲節點：

每個存儲單元內以“高”或“低”電勢形式存儲信息位的觸發器電路節點。

（注釋5）堆疊電容：

具有兩個由多晶硅或金屬構成的電極的電容器。此類電容器構成于硅襯底上MOS 晶體管的上層，可有效減少存儲單元的面積。

（注釋6）薄膜晶體管（TFT）：

使用薄膜多晶硅構成的晶體管。此元件可用作SRAM 負載晶體管，構成于硅襯底上MOS 晶體管的最上層，可有效減少存儲單元的面積。

（注釋7）全CMOS 型：

由同一硅襯底表面上共計六個P通道MOS晶體管和N通道MOS晶體管所構成的SRAM存儲單元結構。其表面積較大，存在閂鎖風險。

定價和供貨

瑞薩電子新款SRAM 的樣品將于2013 年11 月發布，樣品定價為7 美元。大規模生產預計將于2013年12月啟動。（定價和產品提供情況可能發生變化，恕不另行通知。）