基于DSP+FPGA的實時視頻采集系統設計
摘要： 本系統的設計思路是通過模擬的視頻攝像頭來獲取視頻信號，然后采用模數轉換芯片SAA71 11A將模擬的PAL制式視頻信號轉換為YUV4：2：2的數字視頻信號。設計使用FPGA芯片EP1C6Q240C8作為協處理器，來完成視頻信號的緩存和視頻幀的合成，通過雙RAM的乒乓結構來實現視頻幀的完整性，并在完成視頻數據的預處理后，將視頻數據傳入到DSP中，完成特定的視頻處理算法(如壓縮等)，最后對處理完的視頻數據進行傳輸和存儲。同時，主處理器DSP還負責對視頻采集芯片進行初始化配置。其系統硬件結構如圖2所示。
Abstract：
Key words :
圖像是自然生物或人造物理的觀測系統對世界的記錄，是以物理為載體，以介質來記錄信息的一種形式。圖像信息是人類認識世界的重要知識來源。據學者統計，人類所得的信息有80％以上是來自眼睛攝取的圖像。而事實上，這種靜態的圖像已無法滿足人們對視頻信息的要求。隨著人們對視頻數據的要求越來越高，高清晰、實時性視頻數據量越來越大，視頻的實時處理難度也在逐漸增大。本文給出了一款基于DSP+title="FPGA" target="_blank">FPGA的嵌入式實時title="視頻采集">視頻采集系統的設計方法，該系統可以廣泛應用于關系公共安全的場所，如銀行、機場、車站、商場等。
1 實時視頻采集系統結構
常見的視頻采集系統主要有兩種：一種是基于單處理器(單片機、ARM等)的視頻采集卡，特點是結構簡單，易于實現，缺點是無法實時地對視頻數據完成處理，需要使用外部處理器來完成特定的視頻處理算法，因而成本高，升級維護難度大；另一種是基于主從處理器(ARM+DSP，FPGA+DSP等)的嵌入式視頻采集卡，特點是系統高度集成，易于維護升級，可以滿足視頻采集的需求，同時可以完成特定的視頻算法，成本較低。因此，本文給出了一種基于DSP+FPGA的嵌入式視頻采集系統設計方案。其系統結構框圖如圖1所示。
2 系統硬件設計
本系統的設計思路是通過模擬的視頻攝像頭來獲取視頻信號，然后采用模數轉換芯片SAA71 11A將模擬的PAL制式視頻信號轉換為YUV4：2：2的數字視頻信號。設計使用FPGA芯片EP1C6Q240C8作為協處理器，來完成視頻信號的緩存和視頻幀的合成，通過雙RAM的乒乓結構來實現視頻幀的完整性，并在完成視頻數據的預處理后，將視頻數據傳入到DSP中，完成特定的視頻處理算法(如壓縮等)，最后對處理完的視頻數據進行傳輸和存儲。同時，主處理器DSP還負責對視頻采集芯片進行初始化配置。其系統硬件結構如圖2所示。
2．1 視頻采集模塊
設計一個視頻采集系統的重要環節，通常是將外部的光信號轉換成電信號，然后通過專用的視頻轉換芯片，來將模擬的視頻信號轉換為數字視頻信號。本設計采用的是模擬CMOS攝像頭和Philips公司的高性能視頻模數轉換集成電路芯片SAA71 11A。
SAA7111A是Philips公司的一款高性能視頻輸入處理芯片。它共有四路模擬視頻信號輸入端，可以輸入4路CVBS或2路S視頻(Y／C)信號，也可以編程選擇四路視頻輸入中的一路或者兩路組成不同的工作模式；可實現行同步、場同步信號的自動監測、分離，或場頻50 Hz或60 Hz自動檢測，并可在PAL制和INTSC制之間自動切換，同時能對不同輸入制式的亮度信號、色差信號進行處理，實現亮度、色度和飽和度的片內實時控制；SAA7111A中的I2C總線接口可以對片內寄存器進行設置。它有32個控制寄存器，其中的22個可編程；該器件的輸出為16位V．PO總線，輸出格式有12位YUV4：1：1、16位YUV4：2：2、8位CCIR－656、16位565RGB和24位的888RGB；輸出信號可提供采樣時鐘、行同步、場同步等多種同步信號。
SAA7111A可將PAL制式的模擬視信號頻轉化為YUV4：2：2的16位數字視頻數據，大小為625×720×16 bit，其中25行用作場回掃，因此，每幀的有效數據有576×720×16 bit。
2．2 視頻前端處理模塊
數字化后的視頻數據量一般都十分巨大。為了保證視頻數據的完整性和實時性，系統專門設計了視頻的前端處理模塊。其主要功能是完成視頻數據的緩存，視頻幀的合成，乒乓操作以及與DSP的通信。由于FPGA內部能反復編程，可以使系統簡化，減小板卡面積，易于維護，升級方便，因此，本文采用了ALTERA的EP1C6Q240C8來完成視頻前端處理功能。
由于該視頻轉換芯片沒有提供地址信號，所以需要在FPGA內部設計一個地址產生器，以使數據可以對應的存儲起來。SAA7111A提供有4個重要信號：LLC(參考時鐘信號)、HREF(水平參考信號)、VREF(垂直參考信號)、RTSO(奇偶場信號)。
由于PAL制式具有隔行掃描特性，因此，采集的視頻數據可被分為奇偶場。因為視頻圖像處理是針對完整的視頻幀，所以需要將奇偶場的視頻數據進行合成。其實現方法是奇偶兩部分合成一幀數據，即：偶場地址=基地址O+偏移地址；奇場地址=基地址E+偏移地址。幀合成操作示意圖如圖3所示。
為了保證視頻采集系統的實時性，該系統使用雙RAM的乒乓機構。乒乓操作在FPGA時序設計中的使用十分廣泛，是一種典型的以面積換速度的設計思想。這種結構是將輸入數據流通過輸入數據選擇單元等時地將數據流分配到兩個數據緩沖區。在第1個緩沖周期，將輸入的數據流緩存到數據緩沖模塊1上；在第2個緩沖周期，則通過輸入數據選擇單元的切換來將輸入的數據流緩存到數據緩沖模塊2，同時將數據緩沖模塊1緩存的第1個周期的數據通過輸出數據選擇單元的選擇后，送到運算處理單元進行處理；此后在第3個緩沖周期，再次切換數據的輸入與輸出緩沖模塊。如此循環，周而復始。其具體狀態機如圖4所示。
系統中的通信模塊主要是在DSP處理完數據后給FPGA發送一個信號，以通知DSP處于空閑狀態，當FPGA內部模塊收到后，再將數據傳輸到DSP上。
2．3 視頻后端處理模塊
本系統采用的是，TI公司的高性能、低功耗定點DSP芯片TMS320VC5509A，它內部的主時鐘工作頻率最高可達200 MHz，處理速度最高400MIPS；該DSP的片上RAM較大，包括32 K×16位DARAM和96 K×16位SARAM，共128 K×16位的片上存儲空間；其片上外設豐富，包括實時時鐘RTC、10位ADC、MCBSP接口、USB高速接口(速率為12Mb／s)，還有MMC／SD(多媒體卡)接口、I2H接口等；該DSP處理器為低電壓供電，采用1．6 V的內核電壓。3．3 V的I／O電壓，功耗低達0．2 mW／MIPS。
DSP作為視頻采集系統的主處理器，主要完成各類接口和外設的配置以及視頻的實時處理。包括時鐘發生器(PLL)、I2C總線接口、EMIF模塊、USB接口等。
各類接口只有協調工作，才可保證系統的正常運行。其中時鐘發生器負責將外部24 MHz的晶振時鐘倍頻為200 MHz的系統工作時鐘：I2C總線負責對視頻采集芯片SAA711 1A進行初始化配置：USB接口負責與上位機通信，以實現數據的傳輸。
考慮到視頻數據的龐大和DSP片上ROM的局限性，本系統在DSP外部擴展了一塊4 M×16 bit的SDRAM和一塊256 K×16 bit的FLASH。其中SDRAM映射在DSP的CE2、CE3空間，FLASH映射在CE1空間。由于外設接口配置一般都較為復雜，因此使用了TI公司的片上支持庫函數(CSL)，以簡化用戶接口的配置。
視頻數據中一般都會存在很多冗余信息(時間冗余度、空間冗余度等)，因此具有壓縮的必要性。視頻編碼的主要目的就是在保證重構質量的前提下，以盡量少的比特數來表征視頻信息，盡量去除視頻圖像數據本身具有的多種冗余特性，如空間冗余、時間冗余、心理視覺冗余和熵編碼冗余等。常見的壓縮標準有JPEG、MPEG－1、MPEG－2、H．261以及H．263等。這些算法一般都較為復雜，處理的數據量也十分巨大。而采用哈佛總線和流水線操作等內部結構DSP在視頻處理算法的實現上具有巨大優勢。視頻算法的編程和調試可在CCS(code composer studio)2．0環境下完成，可使用C語言實現，這樣有利于跨平臺的移植、優化和升級。
3 結束語
本文所設計的基于DSP+FPGA的實時視頻采集系統，采用雙RAM的乒乓結構來實現對視頻的實時采集，利用DSP主處理器來實現JPEG壓縮算法，同時使用在線編程技術并利用JTAG對系統進行在線調試。因此，該系統具有體積小、成本低、功耗低、速度快、適應性強、便于維護等特點，因此，在圖像的實時處理方面具有良好的應用前景。
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