新型的高速ADC 都具備高模擬輸入帶寬（約為最大采樣頻率的3 到6 倍），因此它們可以用于許多欠采樣應用中。ADC 設計的最新進展極大地擴展了可用輸入范圍，這樣系統設計人員便可以去掉至少一個中間頻率級，從而降低成本和功耗。在欠采樣接收機設計中必須要特別注意采樣時鐘，因為在一些高輸入頻率下時鐘抖動會成為限制信噪比(SNR) 的主要原因。
本系列文章共有三部分，“第1 部分”重點介紹如何準確地估算某個時鐘源的抖動，以及如何將其與ADC 的孔徑抖動組合。在“第2 部分”中，該組合抖動將用于計算ADC 的SRN，然后將其與實際測量結果對比。“第3 部分”將介紹如何通過改善ADC 的孔徑抖動來進一步增加ADC 的SNR，并會重點介紹時鐘信號轉換速率的優化。
采樣過程回顧
根據Nyquist-Shannon 采樣定理，如果以至少兩倍于其最大頻率的速率來對原始輸入信號采樣，則其可以得到完全重建。假設以100 MSPS 的速率對高達10MHz 的輸入信號采樣，則不管該信號是位于1 到10MHz 的基帶（首個Nyquist 區域），還是在100 到110MHz 的更高Nyquist 區域內欠采樣，都沒關系（請參見圖1）。在更高（第二個、第三個等）Nyquist 區域中采樣，一般被稱作欠采樣或次采樣。然而，在ADC 前面要求使用抗混疊過濾，以對理想Nyquist 區域采樣，同時避免重建原始信號過程中產生干擾。
圖1 100MSPS 采樣的兩個輸入信號顯示了混疊帶來的相同采樣點
時域抖動
仔細觀察某個采樣點，可以看到計時不準（時鐘抖動或時鐘相位噪聲）是如何形成振幅變化的。由于高Nyquist 區域（例如，f1 = 10 MHz 到f2 = 110 MHz）欠采樣帶來輸入頻率的增加，固定數量的時鐘抖動自理想采樣點產生更大數量的振幅偏差（噪聲）。另外，圖2 表明時鐘信號自身轉換速率對采樣時間的變化產生了影響。轉換速率決定了時鐘信號通過零交叉點的快慢。換句話說，轉換速率直接影響ADC 中時鐘電路的觸發閾值。
圖2 時鐘抖動形成更多快速輸入信號振幅誤差
如果ADC 的內部時鐘緩沖器上存在固定數量的熱噪聲，則轉換速率也轉換為計時不準，從而降低了ADC 的固有窗口抖動。如圖3 所示，窗口抖動與時鐘抖動（相位噪聲）沒有一點關系，但是這兩種抖動分量在采樣時間組合在一起。圖3 還表明窗口抖動隨轉換速率降低而增加。轉換速率一般直接取決于時鐘振幅。
時鐘抖動導致的SNR 減弱
有幾個因素會限制ADC 的SNR，例如：量化噪聲（管線式轉換器中一般不明顯）、熱噪聲（其在低輸入頻率下限制SNR），以及時鐘抖動（SNRJitter）（請參見下面方程式1）。SNRJitter 部分受到輸入頻率fIN（取決于Nyquist 區域）的限制，同時受總時鐘抖動量tJitter的限制，其計算方法如下：
SNRJitter[dBc]=-20×log(2π×fIN×tJitter) (2)
正如我們預計的那樣，利用固定數量的時鐘抖動，SNR 隨輸入頻率上升而下降。圖4 描述了這種現象，其顯示了400 fs 固定時鐘抖動時一個14 位管線式轉換器的SNR。如果輸入頻率增加十倍，例如：從10MHz 增加到100MHz，則時鐘抖動帶來的最大實際SNR 降低20dB。
如前所述，限制ADC SNR 的另一個主要因素是ADC 的熱噪聲，其不隨輸入頻率變化。一個14 位管線式轉換器一般有~70 到74 dB 的熱噪聲，如圖4 所示。我們可以在產品說明書中找到ADC 的熱噪聲，其相當于最低指定輸入頻率（本例中為10MHz）的SNR，其中時鐘抖動還不是一個因素。
讓我們來對一個具有400 fs 抖動時鐘電路和~73 dB 熱噪聲的14 位ADC 進行分析。低輸入頻率（例如：10MHz 等）下，該ADC 的SNR 主要由其熱噪聲定義。由于輸入頻率增加，400-fs 時鐘抖動越來越占據主導，直到~300 MHz 時完全接管。盡管相比10MHz 的SNR，100MHz 輸入頻率下時鐘抖動帶來的SNR 每十倍頻降低20dB，但是總SNR 僅降低~3.5 dB（降至69.5dB），因為存在73-dB 熱噪聲（請參見圖5）：
現在，很明顯，如果ADC 的熱噪聲增加，對高輸入頻率采樣時時鐘抖動便非常重要。例如，一個16 位ADC 具有~77 到80 dB 的熱噪聲層。根據圖4 所示曲線圖，為了最小化100MHz 輸入頻率SNR 的時鐘抖動影響，時鐘抖動需為大約150 fs 或更高。
確定采樣時鐘抖動
如前所述，采樣時鐘抖動由時鐘的計時不準（相位噪聲）和ADC 的窗口抖動組成。這兩個部分結合組成如下：
我們在產品說明書中可以找到ADC 的孔徑口抖動(aperture jitter)。這一值一般與時鐘振幅或轉換速率一起指定，記住這一點很重要。低時鐘振幅帶來低轉換速率，從而增加窗口抖動。
時鐘輸入抖動
時鐘鏈（振蕩器、時鐘緩沖器或PLL）中器件的輸出抖動一般規定在某個頻率范圍內，該頻率通常偏離于基本時鐘頻率10 kHz 到20 MHz（單位也可以是微微秒或者繪制成相位噪聲圖），可以將其整合到一起獲取抖動信息。但是，低端的10kHz 和高端的20MHz 有時并非正確的使用邊界，因為它們調試依賴于其他系統參數，我們將在后面進行詳細介紹。圖6 描述了設置正確整合限制的重要性，圖中的相位噪聲圖以其每十倍頻抖動內容覆蓋。我們可以看到，如果將下限設定為100-Hz 或10kHz 偏移，則產生的抖動便極為不同。同樣地，例如，設置上整合限制為10 或20MHz，可得到相比100MHz 設置極為不同的結果。
圖5 產生的ADC SNR 受熱噪聲和時鐘抖動的限制
圖6 每十倍頻計算得到的時鐘相位噪聲抖動影響
確定正確的整合下限
在采樣過程中，輸入信號與采樣時鐘信號混頻在一起，包括其相位噪聲。當進行輸入信號FFT 分析時，主FFT 容器(bin)集中于輸入信號。采樣信號周圍的相位噪聲（來自時鐘或輸入信號）決定了鄰近主容器的一些容器的振幅，如圖7 所示。因此，小于1/2 容器尺寸的偏頻的所有相位噪聲都集中于輸入信號容器中，且未增加噪聲。因此，相位噪聲整合帶寬下限應設定為1/2 FFT 容器尺寸。FFT 容器尺寸計算方法如下：
為了進一步描述該點，我們利用兩個不同的FFT尺寸—131,072 和1,048,576 點，使用ADS54RF63 進行實驗。采樣速率設定為122.88MSPS，而圖8 則顯示了時鐘相位噪聲。我們將一個6-MHz、寬帶通濾波器添加到時鐘輸入，以限制影響抖動的寬帶噪聲數量。選擇1-GHz 輸入信號的目的是確保SNR 減弱僅由于時鐘抖動。圖8 表明兩個FFT 尺寸的1/2 容器尺寸到40MHz 相位噪聲整合抖動結果都極為不同，而“表1”的SNR 測量情況也反映這種現象。
圖7 近區相位噪聲決定主容器附近FFT 容器的振幅
設置正確的整合上限
圖6 所示相位噪聲圖抖動貢獻量為~360 fs，其頻率偏移為10 到100MHz 之間。這比100Hz 到10MHz 之間偏移的所有~194 fs 抖動貢獻值要大得多。因此，所選整合上限可極大地影響計算得到的時鐘抖動，以及預計SNR匹配實際測量的好壞程度。
要確定正確的限制，您必須記住采樣過程中非常重要的事情是：來自其他尼奎斯特區域的時鐘信號偽帶內噪聲和雜散，正如其出現在輸入信號時表現的那樣。因此，如果時鐘輸入的相位噪聲不受頻帶限制，同時沒有高頻規律性衰減，則整合上限由變壓器（如果使用的話）帶寬和ADC 自身的時鐘輸入設定。一些情況下，時鐘輸入帶寬可以非常大；例如，ADS54RF63 具有~2 GHz 的時鐘輸入帶寬，旨在允許高時鐘轉換速率的高階諧波。
若想要驗證時鐘相位噪聲是否需要整合至時鐘輸入帶寬，則需建立另一個實驗。ADS54RF63 再次工作在122.88 MSPS，其輸入信號為1GHz，以確保SNR 抖動得到控制。我們利用一個RF 放大器，生成50MHz 到1GHz 的寬帶白噪聲，并將其添加至采樣時鐘，如圖9 所示。之后，我們使用幾個不同低通濾波器(LPF) 來限制添加至時鐘信號的噪聲量。
ADS54RF63 的時鐘輸入帶寬為~2 GHz，但由于RF 放大器和變壓器都具有~1 GHz 的3-dB帶寬，因此有效3-dB 時鐘輸入帶寬被降低至~500 MHz。“表2”所示測得SNR 結果證實，就本裝置而言，實際時鐘輸入帶寬約為500MHz。圖10 所示FFT 對比圖進一步證實了RF 放大器的寬帶噪聲限制了噪聲層，并降低了SNR。
該實驗表明，時鐘相位噪聲必需非常低或者帶寬有限，較為理想的情況是通過一個很窄的帶通濾波器。否則，由系統時鐘帶寬設定的整合上限會極大降低ADC 的SNR。
結論
本文介紹了如何準確地估算采樣時鐘抖動，以及如何計算正確的上下整合邊界。“第2 部分”將會介紹如何使用這種估算方法來推導ADC 的SNR，以及所得結果與實際測量結果的對比情況。