摘 要： 分析了異步FIFO的結構和關鍵技術，在與利用格雷碼作為異步FIFO指針編碼對比的基礎上，提出了一種采用移位碼編碼方式的FIFO，不僅減小了亞穩態出現的概率，也簡化了電路結構，降低了電路面積和功耗，在此基礎上也縮短了電路的關鍵路徑，工作頻率明顯提升。根據仿真和綜合結果顯示，本文設計的FIFO工作性能穩定可靠。
關鍵詞： 專用集成電路（ASIC）；異步FIFO；移位碼；亞穩態
在現代集成電路設計中,隨著集成度的不斷提升，常常會遇到數據緩存與不同時鐘域之間數據傳遞的問題，在不同系統間如不能設計出有效的接口單元，將會產生數據傳輸過程中的復寫、丟失和無效數據的讀入等錯誤，同時亞穩態現象也會出現在不同時鐘域之間的數據傳遞過程中。此時，如何實現數據高速有效的傳輸并克服跨時鐘域間數據傳遞時的亞穩態成為一個關鍵點問題。由于異步FIFO（First In First Out）能夠有效解決不同傳輸速度和不同時鐘域之間數據傳遞的問題，異步FIFO在實際電路中得到廣泛的運用。本文介紹一種基于ASIC的高速異步FIFO的設計和實現方案。
1 異步FIFO的基本功能和結構
異步FIFO指在不同時鐘域之間，由一個時鐘域寫入，待寫入數據穩定之后，由另一個時鐘域讀出。圖1為異步FIFO的基本結構框圖，FIFO的存儲單元采用雙端口RAM的解決方式，同步模塊SYNC完成異步讀寫時鐘域之間指針信號的同步過程，將同步前后的指針送到wrfull、rdempty模塊，產生wrfull、rdempty信號，從而構成一個完整的FIFO。
表1所示為圖1中各信號的具體意義。
2 異步信號同步的關鍵問題
在不同時鐘域之間傳遞的信號，由于兩個時鐘之間沒有清楚的相位和頻率關系，很容易出現亞穩態現象。亞穩態是指觸發器無法在某個規定的時間段內達到一個可以確認的狀態。當一個觸發器進入亞穩態時，觸發器會輸出一些中間電平，或者可能處于振蕩狀態。在數字電路中，如果將亞穩態信號直接應用于后續的組合邏輯，將會產生難以預測的結果。圖2所示為異步時鐘的亞穩態現象，圖中CLK_A和CLK_B為異步時鐘。
亞穩態是不可避免的，但可以采用合適的方法將其降低到一個合適的低概率水平。
首先可以從讀寫地址指針的編碼入手。若采用傳統的二進制計數，地址指針的每次增加，則有可能出現從全1到全0的所有位的同時跳變，這種情況使得出現亞穩態的概率大大增加。本文將采用一種特殊的編碼方式，使得地址指針的每次增加只會出現一位改變，從而減小亞穩態發生的概率。
其次可以采用兩級鎖存的辦法。如圖3所示，在一個信號進入另一個時鐘域前，將該信號用兩級觸發器進行鎖存，即使第一級觸發器的輸出出現亞穩態，經過一個時鐘周期之后，進入第二級觸發器的信號已經穩定到一個確定的電平，從而兩級鎖存的輸出可以有效減小亞穩態發生的概率。
3 異步FIFO的具體結構
3.1 讀寫指針
傳統的FIFO指針編碼采用格雷碼編碼的方式。用格雷碼表示的地址指針，每次指針的增加，地址指針只會有一位發生變化，降低了指針信號跳變的次數，從而有效減小了亞穩態出現的概率[1]。
與格雷碼編碼不同，本文設計的FIFO，其指針編碼采用的是一種稱為移位碼的編碼方式，移位碼的計數規則是每左移一位，將最高位取反后移入最低位[2]。表2分別列出了二進制碼、格雷碼與移位碼的對比情況。
由表2可知，移位碼每個相鄰的碼字之間只有一位不同，該特性與格雷碼相似，可以有效減小亞穩態出現的概率；并且移位碼計數一個周期等同于二進制碼計數兩個周期，這在之后產生空滿標志的過程中將會有很好的應用。
當FIFO的深度為n時，二進制碼和格雷碼的碼字長度是log2(n)，而移位碼的碼字長度為n，這也是移位碼的一個缺點，碼字長，造成電路中需要更多的寄存器，使得電路面積增大，不過由于計數和產生空滿標志位電路的結構更簡單，使得面積又得以有效減小。移位碼計數電路非常簡單， 采用移位碼編碼的寫指針計數電路如圖4所示，其中wr_ptr為時鐘同步后的指針輸出，wr_ptr_nxt為下一時鐘指針預輸出，讀指針與之相似。
3.2 存儲單元
FIFO的存儲器可以采用定制的雙端口RAM或DFF搭建而成。由于本文設計的32×8的FIFO存儲容量不大，所以都是采用DFF搭建而成。
觀察表2的移位碼可以看出，若將當前移位碼與下一位移位碼異或，即可快速得到用于存儲單元的尋址信號，以下為寫地址描述，讀地址與之相似。
assign wr_addr =wr_ptr^wr_ptr_nxt;
3.3 空滿標志位
空滿標志位的產生,首先要對讀寫指針進行同步,同步方法即采用前文所述的三級DFF進行不同時鐘域之間的同步。采用格雷碼編碼方式時，在同步之前需將二進制地址指針轉化為格雷碼進行同步，同步之后再轉化為二進制碼來產生空滿標志[3]，這就使得電路結構復雜化，無形中就增加了電路面積。而在采用移位碼編碼方式下，由于移位碼的每次改變只有一位發生變化，因此直接采用兩級DFF對其地址指針進行同步，同步之后將同一時鐘域內的讀寫指針進行比較就可以產生空滿標志位了。
仔細觀察表2可以看出一種產生空滿標志位的巧妙方法：當寫指針等于同步到寫時鐘域內的讀指針按位取反時，表示寫指針在多遍歷一邊FIFO的基礎上追上了讀指針，即FIFO已滿。又由于滿標志的產生是因為寫時鐘域內的寫指針的增加，失效是由于讀時鐘域內讀指針的增加，所以要把滿標志信號同步到寫時鐘域[4]，產生wrfull信號，Verilog實現如下：
assign wrfull_temp=(wr_ptr_nxt== ~r2w_ptr_sync);
always @ (posedge wrclk or negedge wr_rst) if(~wr_rst)
wrfull <=0;
else wrfull <= wrfull_temp;
空標志位的產生與滿標志有一點不同，當讀指針與寫指針相同時，表示讀指針追上了寫指針，且二者遍歷FIFO的次數相同，即FIFO已空，同樣也需要將空標志信號同步到讀時鐘域內,其Verilog的描述在此不再贅述。
4 設計實現結果
圖5所示為移位碼方式實現32×8的FIFO的仿真圖，該圖截取了FIFO從只寫狀態到寫滿的波形圖，從圖5中可以看出，當寫指針等于同步到寫時鐘域內的讀指針r2w_ptr_sync按位取反時,寫滿標志位wrfull跳變為高,且wrfull的輸出與寫時鐘wrclk同步。圖6所示為FIFO從只讀狀態到讀空的波形圖。由波形分析可知，該FIFO很好地實現了FIFO先進先出及產生空滿標志的功能。
將本文設計的32×8的FIFO在SMIC 0.18 μm CMOS工藝下進行綜合，將綜合結果列于表3。作為對比，利用格雷碼編碼設計了一個同樣大小的FIFO，也將其綜合的結果列于表3。綜合時鐘是500 MHz（周期為2 ns）。由表3可以看出采用移位碼方式設計的FIFO在500 MHz的時鐘約束下，時序仍可以收斂，關鍵路徑中最差的保持時間余量（slack）仍為正，而采用格雷碼方式設計的FIFO的slack已經為負，同時移位碼方式設計的FIFO面積也比格雷碼方式小，動態功耗也有一定程度的降低。
本文設計了一種采用移位碼編碼的FIFO，采用這種編碼方式，同時解決了亞穩態和產生空滿標志位的問題，電路結構更為簡單，縮短了電路中的關鍵路徑，使得電路時序更加優化，工作頻率明顯提升，電路面積和功耗也有一定的降低。該種FIFO已用于基于BPSK(移相鍵控)調制的超寬帶基帶芯片中,能穩定工作在500 MHz的時鐘頻率下。
參考文獻
[1] 汪東，馬劍武，陳書明．基于Gray碼的異步FIFO接口技術及其應用[J]．計算機工程與科學，2005，27(1):58-60.
[2] 周敏．高速異步FIFO的設計和實現[J]．計算機工程與科學，2009，31(2):85-87.
[3] CUMMINGS C E，ALFKE P． Synthesis and synthesis techniques for asynchronous FIFO design with asynchronous pointer comparisons[Z]．SNUG，2002．
[4] CUMMINGS C E． Synthesis and scripting techniques for designing multi-asynchronous clock design[Z]．SNUG，2001．