隨著FPGA" title="FPGA" target="_blank">FPGA的廣泛應(yīng)用，經(jīng)常需要FPGA與其他數(shù)字系統(tǒng)進(jìn)行串行通信，專用的UART集成電路如8250,8251等是比較復(fù)雜的，因?yàn)閷Ｓ玫腢ART集成電路既要考慮異步的收發(fā)功能，又要兼容RS232接口設(shè)計(jì)，在實(shí)際應(yīng)用中，往往只需要用到UART的基本功能，使用專用芯片會(huì)造成資源浪費(fèi)和成本提高。可以將所需要的UART功能集成到FPGA內(nèi)部，實(shí)現(xiàn)FPGA與其他數(shù)字系統(tǒng)的直接通信，從而簡(jiǎn)化了整個(gè)系統(tǒng)電路，提高了可靠性、穩(wěn)定性和靈活性。

　　1  UART簡(jiǎn)介

　　基本的UART通信只需要兩條信號(hào)線（RXD,TXD）就可以完成數(shù)據(jù)的相互通信，接收與發(fā)送是全雙工形式，其中TXD是UART發(fā)送端，RXD是UART接收端。UART基本特點(diǎn)是：在信號(hào)線上有兩種狀態(tài)，可分別用邏輯1（高電平）和邏輯0（低電平）來(lái)區(qū)分。在發(fā)送器空閑時(shí)，數(shù)據(jù)線應(yīng)保持在邏輯高電平狀態(tài)。發(fā)送器是通過(guò)發(fā)送起始比特而開始一個(gè)字符傳送，起始比特使數(shù)據(jù)線處于邏輯0狀態(tài)，提示接收器數(shù)據(jù)傳輸即將開始。數(shù)據(jù)位一般為8位一個(gè)字節(jié)的數(shù)（也有6位7位的情況），低位（LSB）在前，高位（MSB）在后。校驗(yàn)位一般用來(lái)判斷接收的數(shù)據(jù)位有無(wú)錯(cuò)誤，一般是奇偶校驗(yàn)。停止位在最后，用以標(biāo)志UART一個(gè)字符傳送的結(jié)束，它對(duì)應(yīng)于邏輯1狀態(tài)，UART數(shù)據(jù)幀格式如圖1所示。

圖1 UART數(shù)據(jù)幀格式

　　2  UART功能實(shí)現(xiàn)

　　UART可以分解為3個(gè)子模塊：波特率發(fā)生器模塊；發(fā)送模塊；接收模塊。UART的功能主要由VHDL硬件描述語(yǔ)言編程，圖2是編譯后生成的圖元SCI,它包括了UART的最主要的部分，即發(fā)送模塊和接收模塊。SCI的外部口線可分為3類：

　　一是與數(shù)字系統(tǒng)的接口，包括數(shù)據(jù)DATA[7.0],片選CS,讀寫RD、WR,狀態(tài)RDFULL、TDEMPTY.這部分接口完成的功能是將待發(fā)送的數(shù)據(jù)寫入SCI或從SCI讀出已接收到的數(shù)據(jù)。

　　二是串行通信接口2條線RXD、TXD,其中RXD是接收數(shù)據(jù)線、TXD是發(fā)送數(shù)據(jù)線，因此，SCI實(shí)現(xiàn)的是全雙工通信的設(shè)計(jì)。

　　三是系統(tǒng)控制線RESET、CLK,RESET為模塊復(fù)位輸入，CLK為模塊時(shí)鐘輸入，通信的波特率由CLK來(lái)決定（實(shí)際的波特率是CLK/4）。

圖2 UART的圖元模塊結(jié)構(gòu)

　　RDFULL、TDEMPTY為兩個(gè)狀態(tài)標(biāo)志位，RDFULL為輸入寄存器滿標(biāo)志，高電平表示已經(jīng)接收到一個(gè)有效數(shù)據(jù)并存儲(chǔ)到輸入數(shù)據(jù)寄存器中，當(dāng)CS、RD有效將數(shù)據(jù)讀出后變?yōu)榈碗娖綗o(wú)效。

　　TDEMPTY為輸出寄存器空標(biāo)志，高電平表示由CS、WR有效寫入到輸出寄存器的數(shù)據(jù)已經(jīng)發(fā)送完畢，可以向輸出寄存器寫入另外待發(fā)送的數(shù)據(jù)，低電平時(shí)表示數(shù)據(jù)目前正在發(fā)送中。

2.1 發(fā)送模塊設(shè)計(jì)

　　發(fā)送模塊由發(fā)送控制進(jìn)程、寫數(shù)據(jù)進(jìn)程、并/串轉(zhuǎn)換進(jìn)程、狀態(tài)操作進(jìn)程等進(jìn)程構(gòu)成。其中，最主要的是發(fā)送控制進(jìn)程，在發(fā)送控制進(jìn)程中聲明了一個(gè)6比特的變量scit_v,由它的取值（狀態(tài)機(jī)）狀態(tài)來(lái)控制整個(gè)發(fā)送過(guò)程。scit_v被分為高四位的sh_t和低兩位的sl_,tscit_v在系統(tǒng)復(fù)位后被賦初值28（011100B），每來(lái)一個(gè)時(shí)鐘scit_v增量，每來(lái)四個(gè)時(shí)鐘sh_t增量，當(dāng)sh_t為0111B時(shí)發(fā)送起始位，sh_t為1000~1111B時(shí)發(fā)送8比特的數(shù)據(jù)。下面給出的是發(fā)送控制進(jìn)程和發(fā)送接收數(shù)據(jù)進(jìn)程的原代碼：

　　-----數(shù)據(jù)發(fā)送控制進(jìn)程-----

　　PROCESS（clk,reset）

　　variablescit_v:integerrange0to63;

　　variablescit_s:std_logic_vector（tdownto0）；

　　BEGIN

　　IF（reset=0'）'THEN

　　scit_v:=0;--"000000"

　　ELSIF（clkE'VENTANDclk=1'）'THEN

　　IF（scit_v<=27）THEN

　　IF（tdEMPTY_s=0''ANDwr=1'）'THEN

　　scit_v:=28;--sci_v="011100"

　　ELSE

　　scit_v:=0;

　　ENDIF;

　　ELSE

　　scit_v:=scit_v+1;

　　ENDIF;

　　ENDIF;

　　scit_s:=conv_std_logic_vector（scit_v,6）；

　　scit<=TO_STDULOGICVECTOR（scit_s）；

　　ENDPROCESS;

　　------數(shù)據(jù)的串行發(fā)送-----

　　PROCESS（sh_t）

　　BEGIN

　　CASEsh_tIS

　　WHEN"0111"=>txd<=0';'

　　WHEN"1000"=>txd<=din_latch（0）；

　　WHEN"1001"=>txd<=din_latch（1）；

　　WHEN"1010"=>txd<=din_latch（2）；

　　WHEN"1011"=>txd<=din_latch（3）；

　　WHEN"1100"=>txd<=din_latch（4）；

　　WHEN"1101"=>txd<=din_latch（5）；

　　WHEN"1110"=>txd<=din_latch（6）；

　　WHEN"1111"=>txd<=din_latch（7）；

　　WHENOTHERS=>txd<=1';'

　　ENDCASE;

　　ENDPROCESS;

　　圖3給出的是發(fā)送數(shù)據(jù)的仿真圖。當(dāng)CS和WR有效時(shí)寫入數(shù)據(jù)55H,同時(shí)EMPTY被置成無(wú)效狀態(tài)，開始數(shù)據(jù)的發(fā)送，從圖中可以看到TXD上電平的變化過(guò)程，當(dāng)發(fā)送結(jié)束后EMPTY變?yōu)橛行А?/p>

圖3 發(fā)送數(shù)據(jù)的仿真波形

2.2 接收模塊設(shè)計(jì)

　　UART接口模塊由接收控制進(jìn)程、讀數(shù)據(jù)進(jìn)程、接收數(shù)據(jù)串/并轉(zhuǎn)換進(jìn)程、狀態(tài)操作進(jìn)程等進(jìn)程構(gòu)成。

　　在接收控制進(jìn)程中同樣聲明了一個(gè)6比特的變量scir_v,由它的取值（狀態(tài)機(jī)）狀態(tài)來(lái)控制整個(gè)接收過(guò)程。其控制過(guò)程同發(fā)送模塊相似，這里不再贅述。下面給出的是接收數(shù)據(jù)進(jìn)程的源代碼：

　　----接收行數(shù)據(jù)的串/轉(zhuǎn)換進(jìn)程---

　　PROCESS（clk,reset）

　　BEGIN

　　IF（reset=0'）'THEN

　　d_fb<="00000000";

　　ELSIF（clkE'VENTANDclk=0'）'THEN

　　IF（（sh_r>="1000"）AND（sh_r<="

　　1111"）AND（sl_r="01"））THEN

　　d_fb（7）<=rxd;

　　FORiIN0TO6LOOP

　　d_fb（i）<=d_fb（i+1）；--d_fb（0）被移

　　出；d_fb（7）被移空

　　ENDLOOP;

　　ENDIF;

　　ENDIF;

　　ENDPROCESS;

　　圖4給出的是接收數(shù)據(jù)的仿真圖。當(dāng)rxd出現(xiàn)低電平后便啟動(dòng)一次接收過(guò)程，當(dāng)8比特的數(shù)據(jù)接收完畢后，rxd變?yōu)楦唠娖剑瑫r(shí)將RDFULL信號(hào)置為高電平有效，RDFULL有效表示接收寄存器已經(jīng)存儲(chǔ)了一個(gè)剛剛接收到的數(shù)據(jù)，當(dāng)CS和RD有效時(shí)將數(shù)據(jù)（實(shí)際接收到的數(shù)據(jù)是2AH）讀出，同時(shí)RDFULL被置成無(wú)效狀態(tài)。

圖4 接收數(shù)據(jù)的仿真波形

　　2.3 波特率發(fā)生器模塊

　　波特率發(fā)生器實(shí)際是一個(gè)分頻器，分頻器的輸出連接到SCI的CLK輸入端，且應(yīng)為實(shí)際波特率的4倍頻。因?yàn)樵诎l(fā)送和接收控制進(jìn)程中，狀態(tài)機(jī)由一個(gè)6比特的寄存器（cit_v、cir_v）的高4位（sh_r、sh_t）進(jìn)行控制，而高4位的狀態(tài)改變需要4個(gè)CLK時(shí)鐘（低2位向高4位進(jìn)位）。當(dāng)SCI與SCI進(jìn)行通信時(shí)，通信雙方波特率選擇一致即可，當(dāng)SCI同MCU通信時(shí)，SCI的波特率選擇同MCU定時(shí)器的溢出率即可，當(dāng)SCI需要同PC通信時(shí)，才將SCI的波特率定制成：1.2Kbps,2.4Kbps,4.8Kbps直到115.2Kbps,這時(shí)要求SCI的晶體振蕩頻率要足夠高來(lái)滿足波特率的匹配，或采用（11.0592或22.1184MHz）的特殊晶體來(lái)滿足特率的匹配要求。

　　3  結(jié)論

　　將SCI下載到EPF10K10芯片中，40MHz有源晶振沒有進(jìn)行分頻直接驅(qū)動(dòng)SCI模塊，用ICL57176進(jìn)行RS485轉(zhuǎn)換，用100m的網(wǎng)線進(jìn)行了SCI與SCI之間全雙工通信。測(cè)試結(jié)果表明波特率達(dá)到10Mbps時(shí)通信是正確的