以一個將24V降為3.3V的3A交換式穩壓器為例。乍看之下，一個10W穩壓器不會太困難，所以設計師通常會忍不住直接進入建構階段。

不過，在采用像美國國家半導體的Webench等設計軟件后，我們可觀察該構想實際上會遭遇哪些問題。輸入上述要求后，Webench會選出該公司‘Simpler Switcher’系列的LM25576(一款包括3A FET的42V輸入組件)。它采用的是帶散熱墊的TSSOP-20封裝。

Webench選項包括對體積或效率的設計最佳化，這些均為單一選項。即高效率要求低開關頻率(降低FET內的開關損耗)。因此需要大容量的電感和電容，因而需更大PCB空間。

注意：最高效率是84%，且此最高效率是當輸入-輸出間的壓差很低時實現的。此例中，輸入/輸出比率大于7。一般情況，用兩個級降低級-級比率，但透過兩個穩壓器得到的效率不會更好。

接著，我們選擇最小PCB面積的最高開關頻率。高開關頻率最可能在布局方面產生問題。隨后Webench產生包含所有主動和被動組件的電路圖。

電路設計

參考圖1的電流通路：把FET在導通狀態下流經的通路標記為紅色；把FET在關斷狀態下的回路標記為綠色。我們觀察到兩種不同情況：兩種顏色區域和僅一種顏色的區域。我們必須特別關注后一種情況，因為此時電流在零以及滿量程電壓間交替變化。這些均為高di/dt區域。

圖1

高di/dt的交流電在PCB導線周圍產生大量磁場，該磁場是該電路內其它組件甚至同一或鄰近PCB上其它電路的主要干擾源。由于假設公共電流路徑不是交流電，因此它不是關鍵路徑，di/dt的影響也小得多。另一方面，隨著時間變化，這些區域的負載更大。本例中，從二極管陰極到輸出以及從輸出地到二極管陽極是公共通路。當輸出電容充放電時，該電容具有極高的di/dt。連接輸出電容的所有線路必須滿足兩個條件：由于電流大，它們要寬；為最小化di/dt影響，它們必須盡量短。

圖2

事實上，設計師不應采用把導線從Vout和接地引至電容的所謂傳統布局方法。這些導線應是流經大交流電的。將輸出和接地直接連至電容端子是更好的方法。因此，交替變化的電流僅展現在電容上。連接電容的其它導線現在流經的幾乎是恒定電流，且與di/dt相關的任何問題都已被解決。

圖3

接地是另一個經常發生誤解之處。簡單地在‘level 2’放置一個地平面并將全部接地連接連至其上并不會獲得好的結果。

圖4

讓我們看看為什么。我們的設計范例顯示，有高達3A的電流必須從接地流回到源端(一個24V汽車電池或一個24V電源)。在二極管、COUT、CIN和負載的接地連接處會有大電流。而交換式穩壓器的接地連接流經的電流小。同樣情況也適用于電阻分壓器的接地參考。若上述全部接地接腳都連至一個地平面，我們會遇到接地彈跳(ground bouncing)。雖然很小，但電路中的感應點(如藉以獲得反饋電壓的電阻分壓器)將不會有穩定的參考接地。這樣，整個穩壓精密度將受到極大影響。實際上，我們甚至會從隱藏在level 2的地平面中得到‘震鈴(ringing)’，而該震鈴非常難以定位。

圖5

另外，大電流連接必須用到連接地平面的過孔，而過孔是另一個干擾和噪聲源。把CIN接地連接作為電路輸入和輸出側所有大電流接地導線的星節點是更好的方案。星節點連接地平面及兩個小電流接地連接(IC和分壓器)。

圖6

現在地平面很潔凈：沒有大電流、沒有地彈跳。所有大電流地是以星型與CIN地連接起來的。所有設計師必須做的是使接地導線(全部在PCB的第一層)盡可能短而粗。在這種背景下，若節省銅，基本上不會獲得好結果。

節點阻抗

應檢查高阻抗節點，因為它們很容易被干擾。

最關鍵節點是IC的反饋接腳，其訊號取自電阻分壓器。FB接腳是放大器(如LM25576)或比較器的輸入(如采用磁滯穩壓器的場合)。在兩種情況，FB點的阻抗都相當高。因此，電阻分壓器應放置在FB接腳的右側，從電阻分壓器中間連一條短導線到FB。從輸出到電阻分壓器的導線是低阻抗，且可用較長導線連至電阻分壓器。此處的重點是布線方法而非導線長度。

其它節點就不是如此關鍵了。所以不必憂慮開關節點、二極管、COUT、開關IC的VIN接腳或CIN。

布線技巧

布線手法會為電阻分壓器帶來差別。該導線從COUT連至電阻分壓器，其接地回到COUT。我們必須確保該回路不會形成一個開放區域。開放區域會產生接收天線的作用。若我們能保證導線下的地平面是沒被干擾的，則由導線和其下的接地以及level 1和level 2間形成的區域應是不受干擾的。現在，我們可得知為何接地不應放在level 4，因為距離顯著增加了。

另一種方式是電阻分壓器的地連接可布線至level 1，使兩條導線平行并盡可能靠近以使區域更小。這些觀察適用于訊號流經的全部導線：傳感器連接、放大器輸出、ADC或音訊功率放大器的輸入。對每個模擬訊號，都要處理得使其不太容易導入噪聲。

只要有可能，就盡量最小化開放區域的這個要求，對低阻抗導線也同樣適用；在這種情況下，我們有一個向PCB其它部份或其它設備發射干擾訊號的潛在源(天線)。注意：就開放區域來說是越小越好。

以下兩條導線也很關鍵：從IC的開關輸出到二極管和電感節點；從二極管到該節點。這兩條導線都有很高的di/dt：無論是開關導通還是二極管流過電流，所以這些導線應盡可能短而粗。從節點到電感以及從電感到COUT的導線就不那么關鍵。在本例中，電感電流相對恒定且變化緩慢。我們所要做的是確保它是低阻抗點以最小化壓降。

實際布局

我們看一下好的布局(下面)。主要組件是一款與外接FET一起使用的MSOP-8封裝控制器。

觀察CIN附近的空間。注意：該電容的接地點直接連至二極管陽極。你無法使‘電源地’內的導線過短！FET[SW]應向上移動幾毫米以縮短陰極-電感-FET導線。

COUT區域是看不到的。但我們可觀察到電阻分壓器(FB1-FB2)非常接近該IC。FB2與另一個地平面連接，IC的地接腳也一樣處理。利用三個過孔把‘訊號’地連至地平面，而‘電源’地也是利用三個過孔連接PCB的GND接腳。這樣，‘訊號’地就不會‘看’到‘電源’地的任何接地彈跳。

若你遵循幾個簡單規則(本文僅討論了其中一些)，則你的PCB布局將不會遇到麻煩。在動手布局前，仔細思考PCB布局將事半功倍，有助于節省處理開關電源異常所需花費的時間。

圖7