2 PCB設(shè)計(jì)
　　對(duì)高速系統(tǒng)而言，如何避免信號(hào)間串?dāng)_、最大限度地保證信號(hào)的完整性，在PCB的設(shè)計(jì)時(shí)需要周詳考慮。ADC是模數(shù)混合集成芯片，除了一般高速電路PCB設(shè)計(jì)措施^[4]外，還從以下幾個(gè)方面做了重點(diǎn)考慮。
2.1 電源和地的設(shè)計(jì)
　　ADC9430的供電[2]分為數(shù)字3.3V和模擬3.3V兩種，時(shí)鐘芯片SY100使用3.3V模擬電源，F(xiàn)PGA需用數(shù)字3.3V I/O電壓和1.5V核電壓。考慮工作電流和電源噪聲等指標(biāo)，設(shè)計(jì)中選用電源調(diào)整芯片LT1763和MIC29302提供相應(yīng)的模擬和數(shù)字電壓。
　　考慮到PCB上數(shù)字信號(hào)均采用差分對(duì)傳送，地的處理參考評(píng)估板^[2]采用了模擬地和數(shù)字地不分割但模擬和數(shù)字器件嚴(yán)格分區(qū)的方式，以保證每個(gè)信號(hào)都有最小的回流路徑^[4]。
　　為了保證電源良好的高頻噪聲抑制能力和實(shí)現(xiàn)一個(gè)低阻抗接地系統(tǒng)，四層PCB板中，2、3層為電源層和地層。電源線盡　量寬，元件層和背面信號(hào)層做敷銅填充接地處理。這樣能減少電流密度，同時(shí)電源線和地層形成的大電容能起到良好的退藕作用。為減少連線電感，退藕電容應(yīng)盡量靠近芯片電源引腳。
2.2 信號(hào)輸入電路設(shè)計(jì)
　　信號(hào)輸入電路主要完成輸入模擬信號(hào)的單端轉(zhuǎn)差分功能和匹配器件與傳輸線阻抗。由SMA頭輸入的單端信號(hào)經(jīng)射頻變壓器ADT1-1WT轉(zhuǎn)為差分信號(hào)，之后經(jīng)過低通和隔直后送入AD9430。為了避免引入噪聲，輸入電路沒有任何有源器件。同時(shí)為了減少兩路模擬信號(hào)的不平衡度，也沒有采用功分器。
2.3 時(shí)鐘電路設(shè)計(jì)
　　由于兩片ADC9430交錯(cuò)采樣時(shí)鐘高達(dá)200MHz，為了實(shí)現(xiàn)兩片ADC9430的等間隔采樣，設(shè)計(jì)中對(duì)兩路時(shí)鐘的占空比、抖動(dòng)、頻率、相位等都有很高的要求^[2]。
　　實(shí)際設(shè)計(jì)中，將外部400MHz時(shí)鐘信號(hào)2分頻為200MHz作為輸入AD9430的時(shí)鐘輸入，這樣可以保證時(shí)鐘信號(hào)50%的占空比， 實(shí)現(xiàn)ADC9430的等間隔采樣（ADC9430內(nèi)部也采用時(shí)鐘上下沿交錯(cuò)采集技術(shù)）。
　　ADC1所需差分采樣時(shí)鐘由芯片SY100的同相和反相輸出端共同提供，交換同相和反相輸出端順序則構(gòu)成ADC2的時(shí)鐘輸入。這樣就杜絕了因使用功分器和反相器而引入的兩路時(shí)鐘不平衡，最大限度地保證兩路時(shí)鐘的相位關(guān)系。同時(shí)SY100本身的結(jié)構(gòu)簡(jiǎn)潔，使得輸出的差分時(shí)鐘信號(hào)有精度高和抖動(dòng)小的優(yōu)點(diǎn)。
　　為減小其他信號(hào)對(duì)時(shí)鐘的干擾，專門為時(shí)鐘信號(hào)設(shè)計(jì)了單獨(dú)的信號(hào)電流回流路徑。
2.4 LVDS傳輸方式
　　LVDS是一種低擺幅的差分信號(hào)傳輸技術(shù)，具有終端適配容易、功耗低、由fail-safe特性確保的高可靠性以及低成本等諸多優(yōu)點(diǎn)，很適合高速數(shù)據(jù)傳送。同時(shí)LVDS驅(qū)動(dòng)和接收器不依賴于特定的供電電壓，因此很容易遷移到低壓供電的系統(tǒng)中，且性能不變。
　　由于兩片ADC輸出數(shù)據(jù)速率高達(dá)4.8Gb/s，為了降低串?dāng)_，ADC與FPGA之間的信號(hào)傳輸以及FPGA數(shù)據(jù)輸出均采用LVDS規(guī)范^[3]。
2.5 阻抗匹配和布線
　　在高速電路設(shè)計(jì)中，阻抗匹配是保證信號(hào)完整性的重要條件。對(duì)于模擬信號(hào)和時(shí)鐘信號(hào)輸入電路，采用50?贅交流阻抗匹配方式。布線采用3W原則，即線距和線寬保持在3倍以上。LVDS傳輸線路的阻抗匹配和布線應(yīng)符合規(guī)范要求。
3 誤差分析與校正
　　多路ADC通道失配會(huì)使轉(zhuǎn)換結(jié)果產(chǎn)生失真并降低有效數(shù)據(jù)位數(shù)（ENOB），而設(shè)計(jì)TIADC必須面對(duì)和解決這一問題。通道失配誤差種類很多[5，6]，對(duì)ENOB影響較大的可校正因素主要有ADC增益誤差、通道間直流偏移誤差以及時(shí)鐘相位誤差導(dǎo)致的非均勻采樣。針對(duì)以上誤差，可以分別從硬件和軟件算法上進(jìn)行校正。
3.1 ADC增益誤差
　　增益誤差表現(xiàn)為兩路ADC輸出信號(hào)的幅度差異，可通過對(duì)轉(zhuǎn)換輸出乘上一個(gè)增益系數(shù)來校正，但是要在FPGA中實(shí)現(xiàn)大于200MHz的乘法運(yùn)算代價(jià)很大。
　　從硬件角度考慮，由于ADC 轉(zhuǎn)換的量化電平正比于參考電壓，所以只要調(diào)整器件參考電壓即可控制轉(zhuǎn)換增益，實(shí)現(xiàn)原理如圖2所示。為了保證兩路參考電壓的相干性，圖中以ADC1的內(nèi)部參考電壓V_ref1為基準(zhǔn)，經(jīng)過精密運(yùn)放調(diào)整后得到ADC2的參考電壓V_ref2。ADC9430的參考電壓模式^[2]有兩種，通過相應(yīng)引腳來控制，如圖2中的SENCE引腳，懸空為內(nèi)部參考電壓模式，置高電平則由外部提供參考電壓。

3.2 通道間直流偏移誤差
　　本質(zhì)上，當(dāng)電路設(shè)計(jì)采用交流耦合時(shí)并不存在直流偏移，但是當(dāng)差分信號(hào)對(duì)地阻抗不相等（變壓器抽頭不對(duì)稱、耦合電容不等值等原因）時(shí)，會(huì)在ADC 輸入端產(chǎn)生共模信號(hào)，該共模信號(hào)造成ADC的直流偏移。解決該問題需對(duì)每路ADC輸出數(shù)據(jù)減去直流偏移量。如式(1)所示，通過對(duì)i(i=1，2)路ADC的輸出數(shù)據(jù)li(n)求均值可估計(jì)直流偏移量di。計(jì)算如下：
　　
　　式(1)中，E{}表示均值運(yùn)算。直流偏移會(huì)受溫度變化的影響，該偏移量必須在系統(tǒng)估計(jì)。
3.3 相位、增益、直流偏移誤差的同時(shí)校正
　　當(dāng)采樣率滿足f_s=4f₀/(2l+1)且f_s≥2B(其中f₀、B分別為信號(hào)中心頻率和帶寬，l=0，1，2，…)時(shí)，可以把該兩路ADC看作數(shù)字正交化采樣。信號(hào)后續(xù)處理如果采用正交數(shù)字下變頻時(shí)，兩路ADC的相位誤差同樣反映在下變頻輸出的 I、Q兩路信號(hào)中，于是可以對(duì)I、Q兩路信號(hào)進(jìn)行正交化校正，實(shí)現(xiàn)對(duì)ADC和下變頻誤差的同時(shí)校正。
　　采用Gram-Schmidt正交化，設(shè)I、Q兩路信號(hào)為：
　　
　　由此得到的校正算法流程如圖3所示。詳細(xì)誤差分析和其他的校正方法^[5-7]在此不作贅述。

4 ENOB實(shí)測(cè)結(jié)果
　　有效數(shù)據(jù)位數(shù)(ENOB)是ADC的關(guān)鍵指標(biāo)之一，采用FFT測(cè)量方案，如圖4所示。高速ADC所需外部400MHz時(shí)鐘由頻綜儀提供,模擬測(cè)試信號(hào)由任意波形發(fā)生器提供近滿功率的單音信號(hào)^[2]，測(cè)試中采用外同步技術(shù)保證信號(hào)源與時(shí)鐘源相參，輸出數(shù)據(jù)由后續(xù)信號(hào)處理板上FPGA內(nèi)部邏輯分析儀得到。

　　ENOB計(jì)算如下：
　　ENOB=(SINAD-1.76)/6.02　　　(8)
　　式(8)中，SINAD為信號(hào)的實(shí)際信噪比^[1]（噪聲包括高次諧波失真、雜散和寬帶噪聲等），可通過對(duì)輸出數(shù)據(jù)做FFT后計(jì)算得到。TIADC輸出數(shù)據(jù)幅度譜如圖5所示。由圖5知，經(jīng)過校正后，直流分量已消失，幅度、相位誤差引起的頻率雜散分量也得到較好的抑制。