《電子技術應用》
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一種高電源抑制的基準源的設計
摘要: 電子鎮流器的供電方式為半橋輸出接穩壓管給芯片供電,其輸出電壓為高壓正弦波(50~100 kHz),加之芯片內數字部分的干擾,這就給芯片的電源帶來較大的干擾。因此對芯片內基準的中頻PSR(Power Supply Rejection,電源抑制)有較大要求。本文從此角度在Brokaw帶隙基準的基礎上進行改進,采用LDO與基準的級聯設計來增加其PSR。
Abstract:
Key words :
  電子鎮流器的供電方式為半橋輸出接穩壓管給芯片供電,其輸出電壓為高壓正弦波(50~100 kHz),加之芯片內數字部分的干擾,這就給芯片的電源帶來較大的干擾。因此對芯片內基準的中頻PSR(Power Supply Rejection,電源抑制)有較大要求。本文從此角度在Brokaw帶隙基準的基礎上進行改進,采用LDO與基準的級聯設計來增加其PSR。

  1 電路結構

  1.1 基準核心

  目前的基準核心可以有多種實現方案:混合電阻,Buck voltage transfer cell,但是修調復雜,不宜工業化。本設計采用Brokaw基準核心,其較易實現高壓基準輸出,并且其溫漂、PSR及啟動特性均較好。本文采用的改進的Brokaw基準核心的結構如圖1所示。

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  對此核心的分析:

  三極管的輸出電流公式:

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  其中I是三極管射極電流,Is與射極面積成正比,n為一常數,取1。這里,取VQC2:VQC1=8:1,因此Is2=8xIs1,又I1=I2,分別代入(1)并相除,整理得:

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  其中Vbe1是負溫度系數,Vt是正溫度系數,RC2與RC1是同類電阻,溫度系數相抵消,選擇合理的RC2/RC1,就可以得到一階補償為0的基準電壓,可以很好的滿足本芯片的要求。

  在電流鏡的選取上,采用威爾遜電流鏡,精度高,不需外加偏置電路,因此電源抑制比較高。輸出管采用mos管,對VQC5、VQC1支路電路影響小。通過增加MC1,使VQC2和VQC1的集電極電位相近,減小誤差。

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  產生的Vref為4.75 V,在放大電壓的同時,PSR、溫漂均放大了4倍,即PSR升高了12 dB(在隨后的仿真波形中可以看到)。

  1.2 LDO

  LDO在低頻時的PSR主要取決于運放的增益,為此選擇折疊共源共柵電路。此LDO電路基于文獻中的電路修改,如圖2所示,并采用PSR高的偏置生成電路。

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  1. 3 啟動電路

  Brokaw核心本身存在0狀態,VQC5基極為高電平,VQC2、VQC1基極為低電平,因此引入如圖3的啟動電路。

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  圖3中右下角即為啟動電路。對于常規Brokaw基準,當VQC2基極電壓低于啟動電壓時,VQCS2將VQC5基極電壓拉低VQC2基極電壓拉高,使電路啟動,所以VQCS2僅需很小的基極電流就可以使電路啟動。

  但是,由于本設計采用LDO供電,而LDO的參考電壓是bg,存在死循環,即bg低,則LDO低,所以基準核心的VQC5無法給VQCS2提供電流,也就無法提高VQC2的電壓即bg,因此需要外界提供大電流bias-start,使得當LDO無法啟動基準核心時,此電流可以足夠大,在RC4上產生的壓降使bg達到足夠大,繼而LDO達到使基準核心啟動所需的最低電壓,從而使電路進入自動修正狀態,最終使bg和ref達到指定電壓。

  這樣雖然能啟動,但是,正常工作時,此大啟動電流bias-start將通過VQCS1和VQCS3流向地,增加了系統的負擔。因此,在電流輸出管MB3下加入控制管MBC,并使得在正常工作時,LDO的高電壓足以使MBC關斷,從而降低啟動電路的損耗。

  2 仿真與分析

  本次設計的仿真基于ASMC的1 μm的高壓BCD工藝。

  2.1 啟動仿真

  圖4是工藝角為tt,t=27℃時的啟動仿真,此基準需要3 μs就可建立正常狀態,這是由于基準核心中的Cc1選取為比較小的2 pF的結果,這樣做的另一個結果就是中頻PSR有所降低,實際電路可根據需要選取Cc1的大小,如果需要中頻PSR較大,但對啟動時間要求較低時,可以選取大Cc1(如Cc1選取10pF,則最高PSR將降為-28dB,但啟動時間升至10μs)。LDO、ref、bg的啟動過程比較平穩,沒有過沖現象。

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  MBC控制作用的簡述:在1μs時流過100μA的啟動電流,當LDO、ref、bg建立最低工作電壓后,啟動電路開始關斷過程,電流急劇減小,并最終在2μs時接近0A。整個電路正常運行時消耗的電流是266μA。

  2.2 溫漂仿真

  圖5為不同工藝角下的溫漂仿真。仿真結果表明,此電路可以達到ref-45 ppm、bg-7.5 ppm的低溫漂。實際電路存在器件的不匹配和誤差等,雖然達不到理論上的溫漂,但通過仔細布版、修調帶隙核心電路中Rc1、Rc2,可以達到較低的溫漂。

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  2.3 PSR的仿真

  圖6為工藝角tt,vcc=8.5V,t=27℃時的PSR的仿真,此基準對電源干擾的抑制能力較強,4.75V輸出電壓在工作頻率60 k左右時的PSR達到了-75.1 dB,能有效抑制由半橋產生的震蕩;而且對來自數字部分的高頻震蕩也有較強的抑制能力。

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  表1為輸出電壓bg在不同工藝角下的PSR的仿真結果,本電路在不同工藝角下都能在高電源干擾的芯片中正常工作。

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  3 結論

  本文通過結合LDO與Brokaw基準核心,設計出了高PSR的帶隙基準,此帶隙基準輸出的1.186 V電壓的低頻PSR為-145 dB,最高PSR為-36 dB,溫漂可以達到7.5 ppm,適用于電子鎮流器芯片。本設計還優化了啟動部分,使新的帶隙基準可以在短時間內順利啟動。此電路根據需要還可以修改基準核心中的Rc3、Rc4,采用多段電阻分壓方式,以輸出多種參考電壓,方便靈活定制芯片。



 

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