電路功能與優(yōu)勢
圖1所示電路提供一種高動態(tài)范圍4通道同步采樣系統(tǒng)，它具有高串擾隔離度和靈活的采樣速率，所需外部器件極少，能夠輕松連接到DSP或FPGA。該電路的4個Σ-Δ型ADCAD7765采用菊花鏈配置，因此到數(shù)字主機的連接數(shù)量被減至最少。AD7765完全集成差分輸入/輸出放大器和基準電壓緩沖器，所需的外部器件數(shù)量得以顯著減少。
使用同步采樣配置的AD7765可提供以下優(yōu)點：
•通道間串擾隔離度優(yōu)于單芯片集成多個24位ADC的解決方案。
•在156 kSPS時的動態(tài)范圍為112 dB。
•支持更多或更少的通道數(shù)。
•支持多種SYNC控制（彼此之間可以存在相移）。
•雙抽取速率（128和256）和靈活的采樣時鐘能夠處理寬輸入帶寬范圍。
圖1. 4個菊花鏈連接的AD7765 ADC實現(xiàn)同步采樣（原理示意圖，未顯示去耦和所有連接）
電路描述
每個AD7765利用公共采樣時鐘(MCLK)、同步信號(SYNC)和復位信號(RESET)提供時鐘，如圖1所示。ADR444提供的4.096 V公共基準電壓（使用圖5所示電路）以星形單點配置施加于每個AD7765（各ADC內置基準電壓緩沖器）。
上電時給所有器件施加一個RESET 脈沖（脈沖的最短低電平時間為1 × MCLK周期）。RESET 上升沿（使ADC離開復位狀態(tài)）施加于各AD7765，以便與MCLK下降沿同步。然后將一個SYNC脈沖（最短低電平時間為4 × MCLK周期）施加于所有AD7765器件，其作用是選通AD7765的數(shù)字濾波器（當它為邏輯低電平時）。在SYNC回到邏輯高電平后的第一個MCLK下降沿，AD7765的數(shù)字濾波器開始在內部處理采樣。
SYNC功能起到如下兩個作用：
1. 為各AD7765提供離散的時間點以便開始處理采樣。
2. 確保各器件SDO引腳的數(shù)據(jù)輸出同步（各ADC的FSO下降沿同步），如圖2所示。
一旦所有器件同步，就可以配置所有ADC。菊花鏈工作模式要求所有ADC使用相同的抽取率（由引腳18控制）和功耗模式（通過寫入控制寄存器地址0x0001進行控制）設置，從而確保各器件的數(shù)據(jù)同步輸出。
圖2. 各AD7765通道的FSO的示波器圖，以156 kSPS的輸出數(shù)據(jù)速率同步采樣放大
為了寫入菊花鏈中的所有四個器件，需將一個公共FSI（幀同步輸入）信號施加于所有AD7765。對AD7765的寫操作由32位組成（16個地址位、16個寄存器位）。FSI以幀形式將數(shù)據(jù)傳輸?shù)狡骷懭胨兴膫€器件時，菊花鏈的SDI輸入利用單個數(shù)據(jù)寫入指令進行加載，即當FSI變?yōu)榈碗娖綍r，32位數(shù)據(jù)寫入AD7765 (4)的SDI（串行數(shù)據(jù)輸入）。
本筆記中的示例以正常功耗模式工作，抽取系數(shù)為128（最大輸出數(shù)據(jù)速率為156 kSPS）。
從菊花鏈讀取數(shù)據(jù)
僅將一個FSO （幀同步輸出）信號施加于數(shù)字主機，作為從菊花鏈讀取數(shù)據(jù)的中斷(FSO (1))。此信號是所有四個通道的幀信號。從數(shù)字主機（FPGA或DSP）回讀的數(shù)據(jù)格式如圖3所示。AD7765 (1)的轉換數(shù)據(jù)和狀態(tài)位首先輸出（在此期間FSO (1)為低電平有效），然后依次是AD7765 (2)、(3)、(4)的轉換數(shù)據(jù)和狀態(tài)位。注意，當從菊花鏈中的其余轉換器輸出數(shù)據(jù)結果時，F(xiàn)SO (1)為邏輯高電平。
下一次FSO (1)從邏輯高電平躍遷為邏輯低電平時，表示所有四個通道的下一個采樣點集可供回讀。數(shù)字主機需要在FSO (1)下降沿開始回讀，并且從SDO (1)串行輸出回讀4 × 32位，即128位。SDO（串行數(shù)據(jù)輸出）上的數(shù)據(jù)輸出與SCO（串行時鐘輸出）同步。
圖3. 菊花鏈：讀取數(shù)據(jù)。從AD7765 (1)到FPGA的數(shù)字接口。各通道的數(shù)據(jù)用顏色和編號表示。輸出數(shù)據(jù)速率為156 kSPS（1/128抽取）放大
性能
AD7765菊花鏈電路允許用戶以156 kSPS的輸出數(shù)據(jù)速率同步采樣最多4個通道。輸出數(shù)據(jù)速率可以通過降低MCLK頻率或改變AD7765的抽取率來改變。改變抽取率后，建議重新同步這些ADC。圖4所示為以156 kSPS的最大采樣速率和40 MHz的MCLK頻率工作時AD7765 (3)的輸出FFT。一個−0.5 dBFS輸入信號以1 kHz輸入頻率施加于AD7765的差分放大器輸入。
圖4. 1 kH輸入信號的FFT輸出：采樣速率156 kSPS、40 MHz MCLK，100 μF基準電壓星形單點電容，131,072個采樣點
圖5所示為以97.65 kSPS的采樣速率、25 MHz的MCLK頻率和1 kHz (−0.5 dBFS)輸入信號工作時AD7765 (3)的輸出FFT。表1列出了AD7765在40 MHz、30 MHz、25 MHz、20 MHz和正常功耗模式下的性能。
表1. 性能與基準電壓星形單點電容的關系。AD7765采用1/128的抽取率、正常功耗模式、−0.5 dBFS 1 kHz輸入信號
信號源為Audio Precision SYS2522模擬輸出、平衡GND、7.699 V p-p輸出、40 Ω輸出阻抗、高精度模式。模擬輸入直接施加于AD7765的集成差分放大器。FFT采樣點數(shù)為131,072。
圖5. 1 kH輸入信號的FFT輸出：采樣速率97.65 kSPS、25 MHz MCLK、100 μF基準電壓星形單點電容、131,072個采樣點串擾
以分立ADC而不是集成器件實現(xiàn)多通道同步采樣的一個主要性能優(yōu)勢是高串擾隔離性能。表2列出了當一個−0.5 dB、1 kHz輸入信號施加于AD7765 (2)時，AD7765相鄰通道的串擾。
表2. 串擾性能
基準電壓配置
ADR444為本電路中的每個AD7765器件提供4.096 V基準電壓。AD7765的優(yōu)勢之一是片上集成基準電壓緩沖器，它將用戶與內部基準電壓采樣電路隔離開來。這意味著，當多個器件共享同一基準電壓時，不需要外部緩沖器。圖6所示的星形單點配置支持將基準電壓從單一點通過并行走線施加于各ADC。這是使ADC之間的潛在交互最少的最佳做法。基準電壓從一條公共基準電壓走線串行分接到各器件。另外，片內基準電壓緩沖器也將內部動態(tài)開關電容負載與星形單點隔離開來。
圖6. 基準電壓配置的測試條件常見變化
所述電路是一種可擴展的設計，用戶很容易根據(jù)新的工作或應用條件進行相應的調整。
如果只需要兩個或三個ADC通道，則可以去除菊花鏈中的最后一個ADC，將菊花鏈的SDI簡單連接到器件(3)即可。
單個器件的采樣速率可以靈活設置，以處理不同的帶寬。例如，用戶可以為各通道連接獨立的SYNC 信號，從而將菊花鏈分為兩個通道一組的兩組通道，或者簡單地使用抽取率引腳來改變有效采樣速率。在這種方案中，也可以使用引腳兼容的器件AD7764，它允許用戶在雙通道菊花鏈配置下以最高312 kSPS的速率進行采樣。