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??? 面向消費電子IC低功耗設計是個熱點，但也是個難點。基于Si2行業標準組織“通用功耗格式（Common Power Format，CPF）”標準，且唯一經過量產證實的Cadence低功耗芯片設計解決方案，通過一個完整、集成的且易用的流程構建起一個基于Si2標準OpenAccess的混合信號芯片驗證與設計環境，讓用戶能夠實現更快上市時間以及超低功耗的目標。

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　　Cadence全球副總裁、亞太區總裁居龍認為，隨著高端電子產品的需求增加以及功能多樣化、微處理器設計尺寸縮小和工藝改進，功耗成為所有IC創新設計需要考慮的首要問題。Cadence的低功耗解決方案，為SoC設計工程師提供從邏輯設計到GDS-II輸出的完整設計流程，現在普通的IC設計工程師借助這套五金|工具也可以輕松地完成90納米以下先進CMOS工藝節點的低功耗SoC設計。

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　　Cadence公司Encounter數字實現工程副總裁呂豐榮表示，實現低功耗設計會涉及到很多因素，Cadence提出“功耗前鋒倡議（Power Forward Initiative，PFI）”，就是通過CPF通用功耗格式標準化解決低功耗設計障礙。呂豐榮介紹，CPF是在設計過程初期詳細定義節約功耗技術的標準化格式，從設計到驗證和實現均可標識，從而保證了整個流程的一致性。Cadence的解決方案是，通過在整個設計過程中提高自動化設計手段從而保證低功耗設計方法論，該解決方案既避免了費時費力的人工操作，也大大降低了與功耗相關的芯片故障，并在設計過程初期提供功耗的可預測性，并同時促進了IP復用和RTL輕便性。

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　　呂豐榮表示，Cadence低功耗解決方案通過將Si2 CPF規范與Cadence的Encounter和Incisive技術集成在一起，成為業界首家能向設計師提供在寄存器傳輸級自動呈現低功耗技術的解決方案，并保證能夠在驗證、前端實現和物理實現步驟的全過程使用一個通用的格式正確執行的EDA供應商，這種集成環境能夠滿足設計工程師追求低功耗的迫切要求，同時通過極高的測試覆蓋率保證產品質量。

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　　基于SystemVerilog的“開放式驗證方法學（Open Verification Methodology，OVM）”的Cadence最新一代高速硬件加速與模擬技術，Cadence Incisive功能驗證及Encounter數字IC設計平臺等，都是Cadence低功耗解決方案的重要組成部分。CPF是可在設計初期詳細定義功耗架構的標準化格式，因此在設計流程初期就可提供功耗的可預測性，這對降低日益增長的設計成本及流片一次成功非常有利。

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　　居龍表示，中國的Fabless要想參與國際競爭、成為世界級公司就應該采用最先進的技術去進行創新性開發，而Cadence會以業內最完整的解決方案及領先的技術與中國自主創新潮流相呼應。居龍透露，Cadence面向工程碩士編寫的教材在經教育部認證后，將推向相關高校以傳授Cadence多年積累起的IC設計經驗。

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