| 基于System Verilog的可重用驗證平臺 | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：aet | |
| 文檔大小：490 K | |
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| 文檔介紹：采用System Verilog語言設(shè)計了一種具有層次化結(jié)構(gòu)的可重用驗證平臺，該平臺能夠產(chǎn)生各種隨機、定向、錯誤測試向量，并提供功能覆蓋率計算。將驗證平臺在Synopsys公司的VCS仿真工具上運行，并應(yīng)用到包交換芯片的仿真驗證中。仿真結(jié)果顯示，新設(shè)計的驗證平臺能通過修改隨機信號約束條件和產(chǎn)生隨機信號的權(quán)重值，使芯片的功能覆蓋率達到100%。 | |
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