| 基于SoPC的二維IDCT分布式算法的IP核研究 | |
| 所屬分類：技術論文 | |
| 上傳者：aet | |
| 文檔大?。?span>380 K | |
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| 文檔介紹：研究基于SoPC的視頻解碼系統中二維IDCT 硬件設計與實現。針對二維IDCT的運算量大、乘法運算多，導致占用FPGA資源多和系統速度慢等問題，其設計采用一維IDCT復用，研究分布式算法實現乘法累加，并使用偏移二進制編碼來減小其查找表大小，其直接占用FPGA邏輯單元內的查找表LUT,沒有寄存器或內置RAM。綜合結果表明,芯片占用資源少、訪問速度快，其最高可綜合工作頻率達到140.39 MHz。此外，基于Avalon總線接口實現二維IDCT IP核的SoPC Builder系統構建，在以Nios II處理器為核心SoPC視頻解碼系統中測試,結果表明,該IP核能提高視頻解碼速度20%以上，很大程度上增強了解碼的實時性。 | |
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