| 基于Verilog HDL設計的自動數(shù)據(jù)采集系統(tǒng) | |
| 所屬分類：技術論文 | |
| 上傳者：aet | |
| 文檔大小：210 K | |
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| 文檔介紹：介紹了一種采用硬件控制的自動數(shù)據(jù)采集系統(tǒng)的設計方法,包括數(shù)字系統(tǒng)自頂向下的設計思路、Verilog HDL對系統(tǒng)硬件的描述和狀態(tài)機的設計以及MAX+PLUSII開發(fā)軟件的仿真。設計結(jié)果表明:該采集系統(tǒng)具有很高的實用價值,極大地提高了系統(tǒng)的信號處理能力。 | |
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