| JPEG-LS多路并行譯碼的FPGA實現 | |
| 所屬分類：技術論文 | |
| 上傳者：aet | |
| 文檔大小：249 K | |
| 所需積分：0分積分不夠怎么辦？ | |
| 文檔介紹：提出了一種基于FPGA的JPEG-LS的多路并行譯碼系統,運用VHDL語言實現,以提高圖像的譯碼速度.系統主要分為檢測模塊,譯碼模塊和碼流分配模塊三部分.在檢測模塊中提取和去除頭文件的圖像信息,譯碼模塊則根據算法對圖像數據進行恢復,碼流分配模塊為多路并行算法的關鍵,利用流水線結構的思路采用乒乓操作將碼流從檢測模塊傳送到外部RAM.在譯碼時采用同樣的方法將數據送入多個譯碼模塊進行譯碼. | |
| 現在下載 | |
| VIP會員，AET專家下載不扣分；重復下載不扣分，本人上傳資源不扣分。 | |
Copyright ? 2005-2024 華北計算機系統工程研究所版權所有 京ICP備10017138號-2