| Verilog HDL的基本語法---參考手冊級 | |
| 所屬分類：教程|講義 | |
| 上傳者：wenhuawu | |
| 文檔大?。?span>461 K | |
| 標(biāo)簽： 開發(fā)工具 | |
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| 文檔介紹：一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以 由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互 的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清 晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進(jìn)行嚴(yán)格的驗證。 | |
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