| 基于FPGA與DDR2SDRAM的高速ADC采樣數(shù)據(jù)緩沖器設(shè)計 | |
| 所屬分類：技術(shù)論文 | |
| 上傳者：serena | |
| 文檔大?。?span>508 K | |
| 標(biāo)簽： 接口IC | |
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| 文檔介紹：介紹了一種基于現(xiàn)場可編程門陣列(FPGA) 和第二代雙倍數(shù)據(jù)率同步動態(tài)隨機存取記憶體(DDR2) 的高速模數(shù)轉(zhuǎn)換(ADC) 采樣數(shù)據(jù)緩沖器設(shè)計方法,論述了在Xilinx V5 FPGA 中如何實現(xiàn)高速同步時鐘設(shè)計和高速數(shù)據(jù)同步接收設(shè)計。 | |
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