基于最佳接收的UART的設(shè)計(jì)與實(shí)現(xiàn)
所屬分類(lèi)：技術(shù)論文
上傳者：aet
文檔大小：2073 K
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文檔介紹：針對(duì)通用異步接收和發(fā)送器UART對(duì)隨機(jī)脈沖干擾特別敏感的弱點(diǎn)，引入數(shù)字相關(guān)器，以實(shí)現(xiàn)信號(hào)的最佳接收及提高UART的抗干擾性能；結(jié)合現(xiàn)場(chǎng)可編程邏輯門(mén)陣列FPGA的結(jié)構(gòu)特點(diǎn)針對(duì)同步模塊和數(shù)字相關(guān)器等關(guān)鍵部件進(jìn)行邏輯設(shè)計(jì)優(yōu)化，使UART性能大為提高。
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