基于Verilog HDL的異步FIFO設計與實現
所屬分類：解決方案
上傳者：aet
文檔大小：2077 K
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文檔介紹：異步FIFO是一種不同時鐘域之間傳遞數據的常用方法。本文提出一種新穎的異步FIFO設計方案。此方案避免了使用大量的同步寄存器，減小了芯片面積并且提高了工作頻率。DC綜合的結果表明，用此方法設計的FIFO性能有了顯著提高。
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