使用VHDL進行分頻器設計
所屬分類：軟件
上傳者：chenyy
文檔大小：412 K
標簽： 開發工具
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文檔介紹：本文使用實例描述了在FPGA/CPLD上使用VHDL進行分頻器設計，包括偶數分頻、非50%占空比和50%占空比的奇數分頻、半整數（N+0.5）分頻、小數分頻、分數分頻以及積分分頻。所有實現均可通過Synplify Pro或FPGA生產廠商的綜合器進行綜合，形成可使用的電路，并在ModelSim上進行驗證。
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