基于FPGA的并行DDS
所屬分類：技術論文
上傳者：aet
文檔大小：279 K
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文檔介紹：介紹一種提高直接數字合成器（DDS）系統時鐘頻率的并行處理方法。給出了一個基于現場可編程門陣列（FPGA）的具有400MHz系統時鐘頻率DDS電路的實現方法和實驗測試結果。采用直接中頻輸出方式，輸出頻率范圍250MHz～350MHz，頻率分辨率6Hz，寄生信號抑制50dB。該DDS電路具有接口簡單、使用靈活等優點，可用于雷達、電子戰領域的寬帶信號產生。
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