一種節(jié)能型可升級(jí)異步FIFO的FPGA實(shí)現(xiàn)
所屬分類：技術(shù)論文
上傳者：aet
文檔大小：224 K
標(biāo)簽： FPGA
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文檔介紹：提出了一種節(jié)能并可升級(jí)的異步FIFO的FPGA實(shí)現(xiàn)。此系統(tǒng)結(jié)構(gòu)利用FPGA內(nèi)自身的資源控制時(shí)鐘的暫停與恢復(fù)，實(shí)現(xiàn)了高能效、高工作頻率的數(shù)據(jù)傳輸。該系統(tǒng)在Xilinx的VC4VSX55芯片中實(shí)現(xiàn),實(shí)際可工作于高達(dá)100/153.6 MHz的讀/寫(xiě)時(shí)鐘域。本文所提出的結(jié)構(gòu)不依賴于現(xiàn)有的IP核，基于此結(jié)構(gòu)易建立可升級(jí)的IP核。
現(xiàn)在下載
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