3-DES IP核的VerilogHDL設計
所屬分類：參考設計
上傳者：aet
文檔大小：149 K
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文檔介紹：首先介紹了3-DES算法的加密/解密原理，在此基礎上，采用流水線技術，設計了一種高速的3-DES加/解密IP核，并用VerilogHDL語言描述其中的各個模塊。為了能更好地與其他IP核互聯，為該IP核設計了輸入輸出控制信號，同時將其下載到FPGA中進行驗證，獲得了良好的性能。
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