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EDA與制造相關文章

瑞薩通過Mentor Graphics公司TestKompress/LogicBIST混合解決方案以降低成本、提高品質

Mentor Graphics公司（納斯達克代碼：MENT）日前宣布瑞薩電子正在使用Tessent® TestKompress®/LogicBIST混合解決方案，以應對ISO 26262標準規定的對安全很重要的測試要求。這種混合方法要求的測試邏輯非常少，從而提供完整的解決方案：既包括用于實現低每百萬缺陷數量（DPM）的高壓縮率掃描測試、又有內置自檢（BIST）。Mentor的混合測試功能非常適合于汽車等行業的高可靠性應用。

發表于：9/26/2013

AWSC選擇Mentor Graphics Calibre納米平臺用于驗證先進砷化鎵無線集成電路

Mentor Graphics公司（納斯達克代碼：MENT）今天宣布，宏捷科技股份有限公司（AWSC）已經選擇Calibre®nmDRC?和nmLVS?產品作為其針對手機和其他無線應用中砷化鎵集成電路的金級核簽物理驗證解決方案。作為其提供的代工服務的一部分，AWSC將為客戶提供Calibre設計規則檢查，以幫助他們確保在交付AWSC投產之前，他們的設計是無瑕疵并滿足所有生產要求的。

發表于：9/18/2013

Altium發布面向Linear Technology的全新PCB設計庫，提供3D CAD數據及實時供應鏈信息

智能系統設計自動化的全球領導者及3D PCB 設計解決方案（Altium Designer）和嵌入軟件開發（TASKING）供應商Altium有限公司近日發布采用LinearTechnology電源管理產品的全新板級設計元件庫。使用Altium電子設計軟件Altium Designer的設計人員現可通過AltiumLive網站，直接獲得13,000余款全新板級元件模型及相應的供應鏈信息，如來自Digi-Key、Mouser和Farnell等分銷商與供應商的實時價格及供貨信息等。

發表于：9/18/2013

Cadence 推出 Palladium XP II 驗證平臺和系統開發增強套件

為了進一步縮短半導體和系統制造商的產品上市時間，全球電子設計創新領先企業Cadence 設計系統公司(NASDAQ:CDNS) 今日推出Palladium® XP II 驗證計算平臺，它作為系統開發增強套件的一部分，可顯著加快硬件和軟件聯合驗證的時間。Palladium XP II 平臺是屢獲殊榮的Palladium XP 仿真系統的更新產品，最多可以將驗證性能再提高50%，更將其業界領先的容量擴展至23 億門。通過降低功耗并提高容量，客戶現在可以在更小的系統配置上運行更多的測試，從而降低總體擁有成本。

發表于：9/12/2013

MathWorks 發布 2013b 版 MATLAB 和 Simulink 產品系列

MathWorks 近日宣布發布2013b 版 (R2013b) 的MATLAB 和 Simulink 產品系列。在 R2013b 版的 MATLAB 和 Simulink 中不僅新增了分析、設計、代碼生成和實現以及其他功能，同時該版本還新添了兩款 Polyspace 產品以及其他 79 款產品的更新。

發表于：9/11/2013

MathWorks 引入兩款 Polyspace 代碼驗證新產品

MathWorks 近日宣布引入兩款新的代碼驗證工具以擴充其 Polyspace 產品系列：Polyspace Code Prover 和 Polyspace Bug Finder。此外，公司還于同時宣布推出 2013b 版。新增的這兩款產品提供了端到端軟件驗證功能，供早期開發階段使用，其中涵蓋了查找缺陷、檢查代碼規則以及證明不存在運行時錯誤。由此便可確保嵌入式軟件的穩健性，使其能夠以最高級別的質量和安全性運行。

發表于：9/11/2013

中芯國際采用Cadence數字流程新增高級功能，以節省面積、降低功耗和提高性能

全球電子設計創新領先企業Cadence設計系統公司（NASDAQ: CDNS) 與中芯國際集成電路制造有限公司（“中芯國際”，紐約證券交易所：SMI ，香港聯交所：981），中國內地規模最大、技術最先進的集成電路晶圓代工企業，今日共同宣布中芯國際已采用Cadence® 數字工具流程，應用于其新款SMIC Reference Flow 5.1，一款為低功耗設計的完整的RTL-GDSII 數字流程。Cadence流程結合了先進功能，以幫助客戶為40納米芯片設計提高功率、性能和面積。流程中使用的Cadence工具有：RTL Compiler、Encounter® Digital Implementation System、Encounter Conformal® Low Power、Cadence QRC Extraction、TempusTM Timing Signoff Solution、Encounter Power System、Physical Verification System和Cadence CMP Predictor。

發表于：9/5/2013

華力微電子基于Cadence公司Encounter 數字技術開發55納米平臺的參考設計流程

全球電子設計創新領先企業Cadence設計系統公司（NASDAQ:CDNS）與上海華力微電子有限公司，今天共同宣布華力微電子基于Cadence ® Encounter® 數字技術交付出55納米平臺的參考設計流程。從現在起，華力微電子首次在其已建立的55 納米工藝平臺上實現了從RTL到GDSII的完整流程，它也是Cadence與上海華力緊密合作的結果。

發表于：8/16/2013

Altium將原生3D PCB的ECAD與MCAD集成提升到新高度

智能系統設計自動化的全球領導者及3D PCB 設計解決方案（Altium Designer）和嵌入軟件開發（TASKING）供應商Altium有限公司近日宣布與Desktop EDA公司合作，面向設計人員推出先進的ECAD與MCAD集成。增加了新功能的Desktop EDA Solidworks Modeler與IDF Modelers應用目前已經可以通過Altium Designer獲取和使用。

發表于：8/15/2013

意法半導體(ST)、ARM和Cadence聯合向Accellera 系統促進會提交三個新方案，旨在提高不同工具模型之間的互通性

意法半導體、ARM和Cadence Design Systems公司天宣布，三方已向Accellera系統促進會（Accellera Systems Initiative）的SystemC語言工作組提交了三個新的技術方案。此次三方合作將進一步提高不同模型工具之間的互通性，滿足電子系統級層級(ESL ，Electronic System-Level)設計的要求。

發表于：8/5/2013

一種帶AGC功能的RGC輸入前置放大器設計

基于標準CMOS 0.18 μm工藝，設計了一種帶AGC功能的光接收機RGC輸入前置放大器。該放大器采用電壓并聯負反饋結構；輸入級采用RGC結構以拓展帶寬，從而解決了寬帶寬與高跨阻之間的矛盾；輸出級接入單端轉差分結構，使輸出的信號能直接輸入到后續的主放大器中；嵌入自動增益控制技術AGC，以解決輸入動態范圍與高跨阻、低噪聲之間的矛盾。同時，選用SIMC 0.18 μm工藝庫進行了模擬仿真。結果顯示，當光接收機輸入光功率為-10 dBm、電源電壓為1.8 V、光檢測器的寄生電容為0.5 pF時，此放大器具有良好的等效電流輸入曲線和幅頻特性。

發表于：8/2/2013

一種12位500 MS/s分段型電流舵DAC的設計

基于TSMC 0.18 μm CMOS工藝，采用分段型電流舵結構，設計了一種基于3.3 V模擬電源電壓、1.8 V數字電源電壓的12位500 MS/s的D/A轉換器。仿真結果顯示，在采樣率為500 MS/s、輸入信號分別為70 MHz和240 MHz時，D/A轉化器的SFDR分別為89.9 dBc和77.6 dBc。

發表于：7/8/2013

一種采用CMOS 0.18μm制造的帶EBG結構小型化的片上天線

采用標準0．18μmCMOS工藝設計制造了一種帶EBG(電磁帶隙)結構的小型化片上天線。該片上天線由一根長1．6nm的偶極子天線以及一對一維的尺寸為240μm×340μmEBG結構構成。分別對該EBG結構以及片上天線的S11及S21進行了仿真和測試，結果表明該片上天線工作在20CHz，具有小型化的性能，同時具備三次諧波抑制的功能。

發表于：3/29/2013

一種新型的超寬帶天線的研究

提出了一種微帶饋電的超寬帶天線。該天線印刷在覆銅介質基板上，介質基板尺寸為30 mm×35 mm×1.5 mm，材料是介電常數為4.4 的FR4介質。利用仿真軟件HFSS對天線參數進行仿真和優化。通過在微帶面上開縫，可實現天線頻帶寬度(S11<-10 dB)2.5 GHz~11.5 GHz，相對帶寬達128%。結果表明，該天線不僅滿足超寬帶要求，而且結構簡單，體積小，適合在UWB通信中應用。

發表于：3/15/2013

Altium 推出Altium Designer 2013

智能系統設計自動化的全球領導者及3D PCB 設計（Altium Designer）和嵌入軟件開發（TASKING）解決方案供應商Altium有限公司近日宣布推出Altium Designer 2013。

發表于：2/26/2013

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