賽靈思日前正式在全球發(fā)布其“堆疊硅片" title="堆疊硅片">堆疊硅片互聯(lián)技術(shù)”，旨在超越摩爾定律" title="摩爾定律">摩爾定律的束縛。在賽靈思啟動目標(biāo)設(shè)計平臺戰(zhàn)略時，他們提到要進行統(tǒng)一架構(gòu)的產(chǎn)品路線。而該公司不久前推出的7系列FPGA" title="FPGA">FPGA中，有關(guān)邏輯架構(gòu)、Block RAM、時鐘技術(shù)、DSP切片和Select I/O已經(jīng)完全相同。現(xiàn)在，與7系列一樣，堆疊硅片互聯(lián)的實現(xiàn)同樣基于ASMBL模塊架構(gòu)，統(tǒng)一架構(gòu)產(chǎn)品路線的終極目標(biāo)正式曝光。
升級面臨瓶頸
目前FPGA工藝已經(jīng)到達28nm節(jié)點，但市場對于更多的邏輯容量、高速串行收發(fā)器、內(nèi)存等的需求依舊孜孜不倦，摩爾定律的瓶頸日益突出。賽靈思亞太區(qū)執(zhí)行總裁湯立人認為，如果沿著摩爾定律開發(fā)更大規(guī)模的FPGA，一是良率會越來越低，二是平均要花2年左右時間才能實現(xiàn)量產(chǎn)，這顯然不符合市場需求的節(jié)奏。此外，如果要通過PCB或MCM上集成多個FPGA芯片來實現(xiàn)大型FPGA的功能，則目前最大型的FPGA只有1200個pin可用，I/O資源有限，時延過長并且功耗會增加，這些都限制了門電路的性能。“堆疊硅片互聯(lián)技術(shù)為FPGA帶來全新密度、帶寬和節(jié)能優(yōu)勢，”湯立人說，“相對于單片器件，單位功耗的芯片間帶寬提升了100倍，容量提升2倍～3倍。”
技術(shù)如何實現(xiàn)
賽靈思亞太區(qū)市場及應(yīng)用總監(jiān)張宇清表示，堆疊硅片互聯(lián)技術(shù)在單個封裝中集成了4個28nm工藝的FPGA切片（圖1），以實現(xiàn)突破性的容量、帶寬和功耗優(yōu)勢，其高密度晶體管和邏輯能夠滿足對處理能力和帶寬性能要求極高的需求。該技術(shù)通過采用3D封裝技術(shù)和硅通孔 (TSV) 技術(shù)來突破摩爾定律的限制，利用堆疊硅片互聯(lián)封裝方法可以在現(xiàn)有工藝節(jié)點提供200萬個邏輯單元。
湯立人詳細介紹了有關(guān)細節(jié)：在堆疊硅片互聯(lián)結(jié)構(gòu)中，數(shù)據(jù)在一系列相鄰的FPGA芯片上通過1萬多個過孔走線。相對于必須使用標(biāo)準(zhǔn)I/O連接在電路板上集成兩個FPGA而言，堆疊硅片互聯(lián)技術(shù)將單位功耗芯片間連接帶寬提升了100倍，時延減至五分之一，而且不會占用任何高速串行或并行I/O資源。在堆疊硅片互聯(lián)技術(shù)中，無源硅中介層由TSMC提供，它有四層導(dǎo)線層，是堆疊互聯(lián)的關(guān)鍵（圖2）。由于中介層無源，因此不存在散熱問題，它使得建立在該技術(shù)上的超大規(guī)模FPGA相當(dāng)于單芯片。
“由于較薄的硅中介層可有效減弱內(nèi)部堆積的應(yīng)力，一般說來堆疊硅片互聯(lián)技術(shù)封裝架構(gòu)的內(nèi)部應(yīng)力低于同等尺寸的單個倒裝BGA封裝，這就降低了封裝的最大塑性應(yīng)變，熱機械性能也隨之得以提升。”湯立人表示，“通過芯片彼此相鄰，并連接至球形柵格陣列，可以避免采用單純的垂直硅片堆疊方法出現(xiàn)的熱通量和設(shè)計工具流問題。”
為了實現(xiàn)堆疊硅片互聯(lián)，賽靈思花了五年時間進行研發(fā)，并與TSMC和Amkor（封裝廠）在制造流程上進行了深度合作。為了表示對這一先進技術(shù)的重視，TSMC研究及發(fā)展資深副總經(jīng)理蔣尚義博士親臨賽靈思臺北發(fā)布現(xiàn)場。他指出，多芯片封裝FPGA提供了一個創(chuàng)新的方法，不僅實現(xiàn)了大規(guī)模的可編程性、高度的可靠性，還提高了熱梯度和應(yīng)力容限特性。通過采用TSV技術(shù)以及硅中介層實現(xiàn)硅芯片堆疊方法，基于良好的設(shè)計測試流程，可大大降低風(fēng)險實現(xiàn)量產(chǎn)。
工具高效支持
針對堆疊硅片互聯(lián)技術(shù)，賽靈思將在其ISE 13.1設(shè)計套件中提供新的功能，其中有設(shè)計規(guī)則檢查（DRCs）和軟件信息可引導(dǎo)用戶實現(xiàn)FPGA芯片間的邏輯布局布線。此外，PlanAhead和FPGA Editor功能增強了基于堆疊硅片互聯(lián)技術(shù)的FPGA器件的圖示效果，有助于開展互動設(shè)計布局規(guī)劃、分析及調(diào)試。此外，該軟件可自動將設(shè)計分配到FPGA芯片中，無需進行設(shè)計分區(qū)，并遵循芯片間和芯片內(nèi)的連接和時序規(guī)則。如果需要，用戶亦可在特定FPGA芯片中進行邏輯布局規(guī)劃。
據(jù)悉，目前代號TV3的測試芯片已經(jīng)通過設(shè)計驗證和工藝鑒定，首先采用堆疊硅片互聯(lián)技術(shù)的將是28nm Virtex-7 2000T，其邏輯容量是目前賽靈思帶串行收發(fā)器的最大型40nm FPGA的3.5倍以上，同時也是最大競爭型的帶串行收發(fā)器 28nm FPGA 的2.8倍以上，預(yù)計首批產(chǎn)品將于2011年下半年開始供貨，其目標(biāo)市場將是下一代通信、醫(yī)療、測試和測量、航空航天和國防、高性能計算以及ASIC 原型 設(shè)計仿真。