臺積電最近舉辦了第 10 屆年度開放創新平臺 （Open Innovation Platform ：OIP） 生態系統論壇。在會中不但談及臺積電的技術和設計支持更新，還談到了OIP 合作伙伴關于最近與臺積電合作結果的具體介紹。
本文總結了臺積電院士、設計與技術平臺副總裁 LC Lu 主題為“臺積電及其創新生態系統”演講的重點。
TSMC OIP 和平臺背景
幾年前，臺積電定義了四個“平臺”，以提供符合相關應用獨特要求的特定工藝技術和 IP 開發計劃。這些平臺是：
高性能計算 （HPC）
移動（包括基于射頻的子系統）
汽車（具有相關的 AEC-Q100 資格要求）
物聯網（極低功耗限制）
LC 的主題演講涵蓋了這些領域的最新進展。
OIP 合作伙伴與五個不同的類別相關聯，如下圖所示。
EDA 合作伙伴開發了推動硅工藝和封裝技術進步所需的新工具功能。IP 合作伙伴設計、制造和驗證額外的telemetry、接口、時鐘和存儲器 IP 塊，以補充 TSMC 內部設計團隊（例如，單元庫、通用 I/O、位單元）提供的“基礎 IP”。云服務提供商提供安全的計算資源，以便在整個產品設計、驗證、實施、發布和持續產品工程支持中管理廣泛多樣的工作負載時具有更大的靈活性。設計中心聯盟 （DCA） 合作伙伴提供各種設計服務來協助臺積電客戶，而價值鏈聚合 （VCA） 合作伙伴則為測試、認證和產品管理任務提供支持。
OIP 合作伙伴的名單隨著時間的推移而變化。因為最近有很多收購，所以削減了會員名單。（雖然不是官方的 OIP 類別，但臺積電論壇的一張幻燈片提到了一組獨特的“3D Fabric”封裝支持合作伙伴——也許這會在未來出現。）
作為 OIP 合作伙伴合作日益重要的跡象，臺積電表示，“我們 比以往任何時候都更早、更深入地（我的重點）與合作伙伴積極合作，以解決先進技術節點的安裝設計挑戰。”
以下是 LC 演講的重點。
N3HPC
在之前的技術會議上，臺積電表示將有（并發的）工藝開發和基礎 IP 版本專注于高級節點的 HPC 平臺。
下圖說明了從 N7 到 N5 再到 N3 的 PPA 目標。針對該路線圖，臺積電展示了 N3HPC 變體所采用的幾種設計技術協同優化 （DTCO） 方法。（按照慣例，ARM 核心塊的實現被用作 PPA 比較的參考。）
HPC 舉的示例包括：
更高的cell，“雙高”標準cell
N3HPC cell采用更高的image，可實現更大的驅動強度。此外，庫中還添加了雙高cell。（如果僅限于單個cell高度image，復雜單元通常具有低效布局——盡管在以前的技術中已經選擇性地使用了雙高單元，但 N3HPC 采用了更加多樣化的庫。）
增加接觸多節距（contacted poly pitch：CPP）
盡管可能違反直覺，但增加單元面積可以通過減少柵極和 S/D 節點之間的 Cgs 和 Cgd 寄生效應來提高性能，M0 位于 FinFET 的頂部。
改進的 MiM 去耦電容layout template （較低的寄生 R）
更大的靈活性——以及相關的 EDA 自動布線工具功能——在上層金屬層上利用不同的（更寬的寬度/空間）間距）
傳統上，金屬線的任何“非默認規則”（non-default rules：NDR） 都是由 PD 工程師預先定義到路由器的（并且通常手動預先布線）；EDA 與臺積電的合作將這種支持擴展到 APR 期間自動做出的決策。
請注意，在上圖中，N3HPC 性能的提高與功耗的輕微增加有關（在相同的 VDD 下）。
N5 汽車設計支持平臺 （ADEP）
對汽車平臺的要求包括更苛刻的工作溫度范圍和延長產品壽命的嚴格可靠性措施，包括：器件老化效應、包括自熱效應 （self-heating effects ：SHE） 在內的熱分析，以及這些效應對電遷移故障的影響。 下圖說明了為 N5 節點添加汽車平臺支持的路線圖。
包括Cell-aware內部故障模型，以及額外的測試模式考慮，以減少 DPPM 缺陷逃逸。
射頻
RF CMOS 已成為移動應用的關鍵技術。下圖說明了sub-6GHz和毫米波頻率應用的工藝開發路線圖。盡管 N16FFC 仍然是 RF 應用的主力軍，但 N6RF 提供的sub-6GHz產品將顯著降低 LNA、VCO 和功率放大器的直流功率。
對于汽車平臺，器件老化和增強的熱分析精度至關重要。
N12e 亞 Vt 操作
LC 宣布的一項與物聯網平臺相關的重大舉措。特別是臺積電提供低于 Vt 的使能，將工作電源電壓降低到器件 Vt 水平以下。
背景 – Near-Vt 和 Sub-Vt 操作
對于極低功耗操作，工作頻率要求放寬（例如，Hz 到 kHz），技術人員一直在尋求大幅降低 VDD - 回想一下，有源功耗取決于 （VDD**2）。
將電源降低到“接近 Vt”電平會顯著降低邏輯轉換驅動電流；同樣，典型物聯網應用的性能目標很低。靜態 CMOS 邏輯門以傳統方式在接近 Vt 處工作，因為有源器件（最終）在強反轉中運行。下圖說明了（對數）器件電流與輸入電壓的函數關系——請注意，低于 Vt 的運行意味著有源器件將在“弱反轉”區域運行。
靜態互補 CMOS 柵極仍將在Sub Vt 級別正確運行，但弱反轉電流的指數性質引入了幾個新的設計考慮因素：
beta ratio
傳統的 CMOS 電路采用 Wp/Wn 的（β）比值，以實現合適的輸入噪聲抑制和平衡的 RDLY/FDLY 延遲。通常，該比率基于 nFET 和 pFET 器件之間強烈的反型載流子遷移率差異。Sub-Vt 電路操作依賴于弱反轉電流，并且可能需要不同的方法來選擇 nFET 和 pFET 器件尺寸。
sensitivity to process variation
電路行為對弱反轉電流的依賴性意味著（局部和全局）器件工藝變化的影響要大得多。
high fan-in logic gates less desirable
通常，CMOS 電路設計人員可以使用高 Ion/Ioff 比率，其中 Ioff 是通過非活動邏輯分支的漏電流。在 sub-Vt 操作中，Ion 急劇減少；因此，電路操作對無源泄漏電流路徑的魯棒性較低。高扇入邏輯門（具有并行泄漏路徑）可能被排除在外。
sub-Vt SRAM 設計注意事項
以類似的方式，存在于 SRAM 陣列中的泄漏路徑是一個問題，無論是對于活動 R/W 單元操作還是非活動單元穩定性（噪聲容限）。在典型的 6T-SRAM 位單元中，在位線上具有多個虛線單元，泄漏路徑通過非活動字線行的存取晶體管存在。
讀取訪問（使用預充電的 BL 和 BL_bar）取決于僅通過活動字線行陣列位置的互補位線上的電流的大差異。在低于 Vt 的操作中，這種電流差異會減小（并且還會受到工藝變化的影響，因為 SRAM 的特征通常是統計分布曲線的高 sigma 尾部）。
結果，位線上的虛線單元的數量將極其有限。下圖左側的示意圖說明了一個修改過的（更大的）sub-Vt SRAM 位單元設計的例子，它將讀取操作與單元存儲隔離開來。
物聯網的“突發模式”操作
IoT 應用程序可能具有非常獨特的執行配置文件。可能會有很長一段時間不活動，很少有“突發模式”操作需要短時間內的高性能。在傳統的 CMOS 應用中，突發模式持續時間相對較長，通常采用動態電壓頻率縮放 （DVFS） 方法，通過指示 DC-DC 電壓調節器來調整其輸出。調節器適應所需的時間（以及與有限調節器效率相關的相關功耗）對于突發模式下典型計算應用程序的延長持續時間來說是無關緊要的。
對于 IoT 突發（burst）計算而言，情況并非如此，在這種情況下，電源效率最高，而調節器切換所需的微秒時間是有問題的。上圖的右側描述了 sub-Vt IoT CMOS 的替代設計方法，其中多個電源使用并行“sleep FETs”在本地分配和切換到特定塊。
在突發模式期間將應用更高的 VDD，在正常操作期間返回亞 Vt 電平。
臺積電的目標是對 N12e 工藝的初始 sub-Vt 支持。下圖突出顯示了為物聯網平臺提供此選項而采取的一些支持活動。
臺積電暗示 N22ULL工藝變體也將在不久的將來獲得 sub-Vt 啟用。
LC 還提供了有關 TSMC 3D Fabric 高級封裝產品的更新，這將在后續文章以更詳細地回顧這些技術。
總結
臺積電在最近的 OIP 生態系統論壇上提供了一些見解：
HPC 特定的工藝開發仍然是一個優先事項（例如，N3-HPC）。
汽車平臺繼續朝著更先進的工藝節點（例如 N5A）發展，設計流程的增強側重于更嚴格操作條件下的建模、分析和產品壽命驗證。
同樣，對射頻技術建模、分析和認證的關注仍在繼續（例如，N6RF）。
而且，也許是最具破壞性的更新，
IoT 平臺宣布支持 sub-Vt 操作（例如 N12e）。
