基于FPGA中斷管理的研究及硬件化設(shè)計(jì)
所屬分類：參考設(shè)計(jì)
上傳者：aet
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標(biāo)簽： FPGA
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文檔介紹：為了滿足嵌入式操作系統(tǒng)中實(shí)時(shí)性要求，提出了基于FPGA的中斷管理方法。給出了中斷管理模塊的結(jié)構(gòu)模型，并采用VHDL硬件描述語言將中斷管理模塊由硬件實(shí)現(xiàn)。針對(duì)中斷請(qǐng)求和響應(yīng)方式的不同特點(diǎn)，將其分為系統(tǒng)中斷管理和用戶中斷管理，主要設(shè)計(jì)了中斷源、中斷嵌套和時(shí)鐘節(jié)拍中斷等管理的邏輯電路。通過仿真實(shí)驗(yàn)表明，該結(jié)構(gòu)模型所采用的中斷管理方法是正確的，提高了中斷處理速度，可滿足系統(tǒng)的實(shí)時(shí)性要求。
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