??? 摘 要：采用DDR SDRAM作為被采集數據的存儲體，研究了DDR SDRAM在高速數據采集系統中的應用，分析了DDR SDRAM的工作模式，給出了一種基于DDR SDRAM的高速數據采集系統的設計框圖，研究了高速、大容量存儲體的設計方案。結合高速數據采集系統的設計要求，重點研究了一種DDR SDRAM控制器的FPGA實現方法，簡要介紹了控制器設計中各個模塊的功能，最后給出了讀/寫控制模塊對DDR SDRAM的讀操作仿真時序圖。
??? 關鍵詞：數據采集; DDR SDRAM; 工作模式; 控制器
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??? 實現數據的高速大容量存儲是數據采集系統中的一項關鍵技術。很多數據采集系統，特別是應用于圖像采集處理等領域的高速數據采集系統，都需要高速緩存大量的數據。DDR SDRAM由于速度快、容量大、價格便宜，能夠很好地滿足上述場合對大量數據緩存的需求。雙倍速率同步動態隨機存儲器DDR SDRAM(Double Data Rate SDRAM)，是在SDRAM的基礎上發展而來的，能夠在時鐘上升沿和下降沿各傳輸一次數據，可以在與SDRAM相同的總線時鐘頻率下達到更高的數據傳輸率。
1 DDR SDRAM在高速數據采集系統中的應用
??? 目前，數據采集與處理的重點在于高速、高精度、高存儲深度的數據采集系統的研究。由于A/D轉換芯片及高性能FPGA芯片的出現，使得高速、高精度的數據處理得以實現，因而大批量、高存儲深度的數據處理成為當前要解決的主要問題。圖1所示為一種基于CPCI總線的高速數據采集系統結構框圖[1]。
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??? 外部信號首先經過模擬信號調理通道達到A/D芯片的輸入要求，再通過A/D芯片將模擬信號轉換成數字信號送入FPGA進行處理。當處理器發出“寫命令”時，將數字信號在FIFO內部進行緩存再送入DDR SDRAM進行存儲。考慮到寫入FIFO的時鐘速率大于讀取FIFO的時鐘速率會導致從A/D采樣過來的信號不能完整地存儲，可采用數據分流的方式予以解決。即把采入FPGA的數據流分成2路數據流，分別存入相應的FIFO內，再分別讀出送到DDR SDRAM存儲，在存儲過程中通過DDR SDRAM的控制模塊和FPGA內部自帶的IP核的配合完成。當處理器發出“讀命令”時，在控制模塊的控制下將DDR SDRAM內部數據讀回FPGA內部，再次通過FIFO進行緩存，然后送回處理器處理。在整個數據處理過程中，關鍵是對DDR SDRAM的存儲進行有效的控制，以保證有足夠的數據可進行分析處理，從而重現信號特征。
2 DDR SDRAM的工作模式
??? DDR SDRAM 支持的常用命令有7 種：空操作(NOP)、激活操作(Active)、突發讀(BurstRead)、突發寫(BurstWrite)、自動刷新(Autorefresh)、預充電(Precharge)以及模式寄存器配置(Mode Register Set)。所有的操作命令都是通過信號線RAS_N、CAS_N、WE_N 共同控制來實現的。在對DDR SDRAM 進行存取數據操作之前，首先要對其初始化，即設置DDR SDRAM的普通模式寄存器和擴展模式寄存器，確定DDR SDRAM 的工作方式。這些設置包括突發長度、突發類型、CAS潛伏期和工作模式，以及擴展模式寄存器中對DDR SDRAM 內部延遲鎖定回路(DLL)的使能與輸出驅動能力的設置[2]。
??? 初始化完成之后，DDR SDRAM 便進入正常的工作狀態，此時可對存儲器進行讀寫和刷新。所謂DDR的雙倍速率結構，即在數據隨路時鐘的上升沿和下升沿各發送一次數據，這樣在一個時鐘周期內可完成雙倍速率的數據傳輸。圖2是“寫模式”下的工作時序圖。對DDR SDRAM進行寫操作時，首先通過外部控制模塊(FPGA)對DDR送寫命令和操作地址，然后第1個正確的數據將在數據選取脈沖DQS的上升沿進行存儲，接下來的數據將在DQS的連續時鐘沿上進行存儲，根據DDR SDRAM的時序要求在“寫模式”下，寫命令和隨路時鐘的第1個上升沿要有一個固定的時間間隔tDQSS。
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??? 對DDR SDRAM 的讀操作和寫操作是基于突發的，DDR SDRAM 提供的可編程讀/寫的突發長度為2、4 或8。數據的存取以一個激活命令(Active)開始，接著便是讀(BurstRead)或寫(Burst Write)命令。與激活命令一起被觸發的地址位用來選擇將要存取的區和頁(或行)，與讀/寫命令一起被觸發的地址位用來選擇突發存取的起始列單元。讀命令被觸發后，數據將在1.5～3 個時鐘周期之后出現在數據總線上，這個延遲就是所謂的CAS 潛伏期。CAS 潛伏期的大小與SDRAM 的速度和存儲器的時鐘頻率有關。當要存取一個不同行的地址單元時，需要通過一個預充電(Precharge)操作關閉當前行。自動刷新(Autorefresh)命令用來周期性地刷新DDR SDRAM，以保持其內部的數據不丟失[3]。
3 DDR SDRAM 控制器的設計
??? DDR SDRAM控制器的功能是初始化DDR SDRAM；簡化DDR SDRAM復雜的讀/寫時序；將DDR SDRAM接口的雙時鐘沿數據轉換為單時鐘沿數據；產生周期性的刷新命令來維持DDR SDRAM內的數據不丟失。DDR SDRAM提供了多種命令，整個控制狀態機非常復雜。但很多應用場合中，并不需要用到所有的命令，為了簡化設計，同時兼顧盡可能多的應用場合，在控制器的設計中實現了如下幾種功能：DDR SDRAM初始化、可變長度突發讀/寫、自動刷新功能、預充電以及模式寄存器的重置。圖3為控制器整個狀態轉換圖[4]。
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??? 根據圖3的狀態轉換關系，DDR SDRAM控制器包含以下幾個模塊：時鐘生成模塊、初始化模塊、刷新模塊、讀/寫控制模塊以及地址生成模塊。圖4給出了控制器的結構框圖。
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??? 時鐘模塊用來產生工作時鐘提供給整個DDR SDRAM控制器以及外部的存儲芯片；初始化模塊完成DDR SDRAM初始化過程所需的各項操作，配置相應的寄存器，使得在初始化完成后，DDR SDRAM能工作在所期望的模式；刷新模塊用來計數，定時向讀/寫控制模塊發送自動刷新請求；讀/寫控制模塊用來控制數據在FIFO之內讀/寫，并完成激活、刷新、預充電等命令；地址生成模塊用來提供各種操作所需的地址信息[5]。
??? 該控制器針對16?bit寬512 Mb的DDR SDRAM設計，在Altera公司的Quartus II4.2環境中采用CycloneII系列的EP2C35來實現，總共使用了729個邏輯單元，占FPGA可編程邏輯資源的12％，此外還使用了1個鎖相環(PLL)。設計中，在Quartus II4.2環境中分別對以上各個組成模塊設計，并進行了最后的時序仿真驗證，使其滿足設計的要求。圖5給出了讀/寫控制模塊設計時的讀操作仿真時序圖。
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??? 其中clk是時鐘信號，reset_all是復位信號，init_end是初始化完成標志，ext_ref_cnte是輸出，表示使能外部的刷新模塊，ref_req是外部刷新請求，rd_req是外部讀請求，cmd是響應操作的命令代碼，rd_wr表示當前的狀態為讀還是寫，fifo_wr_en是FIFO的寫使能，表明讀操作的數據可以寫入到FIFO中。
??? 基于DDR SDRAM的高速數據采集系統在應用中有很大的實際意義，它提高了系統的可靠性和數據的存儲深度，在一定程度上有效地減小了電路的尺寸。DDR SDRAM已經被應用于視頻采集、內存設計等多個領域，其關鍵技術是時序控制模塊的設計。
??? 本文給出了一種通過FPGA實現對DDR SDRAM控制的方法。設計中采用Altera公司的Cyclone系列FPGA，并充分利用片內提供的鎖相環、DDR觸發器以及DQS延遲鏈等硬件資源，占用的邏輯資源少。該設計可以很容易地移植到Altera公司的其他系列FPGA上，經過適當的修改還可以用來控制64位寬的DIMM型的DDR SDRAM，因此可以更好地應用在需求高速度、大容量存儲器的場合中。
參考文獻
[1] 吳健軍，初建朋，賴宗聲. 基于FPGA的DDR SDRAM控制器的實現[J]. 微計算機信息，2006，22(1-2)：164-165.
[2]?李鶯. DDR SDRAM控制器的設計及FPGA實現[J]. 攀枝花學院學報,2007，24(6):33-37.
[3]?鄭佳，李永亮，李娜. 基于FPGA的DDR控制器的實現[J]. 無線電工程,2007，37(10):27-29.
[4]?劉瑰，朱鴻宇. 通用DDR SDRAM控制器的設計?[J]. 微型機與應用,2004(8):23-24.
[5]?薛林.高速PCI數據采集卡的設計與實現[D] . 南京:南京理工大學,2006.